JPH11249762A - マイクロプロセッサ装置 - Google Patents

Abstract

(57)【要約】 【課題】 自己リセット時にマイクロプロセッサが内蔵
メモリを確実に書き換えられるようにする。 【解決手段】 マイクロプロセッサ２が出力する自己リ
セット信号によりトリガされる時定数回路３が、所定の
時定数に従って端子電圧Ｖｃを変化させるとともに、自
己リセット信号を帰還されてリセットされたマイクロプ
ロセッサ２の該リセット時点で端子電圧Ｖｃの変化極性
を切り換えるようにし、ヒステリシス差ΔＶｈをもった
一対のしきい値電圧を有するヒステリシス付きコンパレ
ータ１２が、時定数回路３の端子電圧Ｖｃを変化極性に
対応するしきい値電圧ＶＵ，ＶＬをもってしきい値判別
し、時間的に相い前後する一対のしきい値判別出力に挟
まれた期間をリセット期間とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、自己リセット時に
マイクロプロセッサが内蔵メモリを確実に書き換えられ
るようにしたマイクロプロセッサ装置に関する。

【０００２】

【従来の技術】図３は、従来のマイクロプロセッサ装置
の一例を示す概略回路構成図である。同図に示したマイ
クロプロセッサ装置１は、フラッシュＲＯＭを内蔵する
マイクロプロセッサ２が自己リセットと合わせ内蔵メモ
リの書き換えを行う構成になっている。マイクロプロセ
ッサ２の自己リセット信号出力端子２ａは、プルアップ
抵抗Ｒｐを介して電源Ｖｃｃに吊られており、通常はハ
イレベルに保たれる。また、この自己リセット信号出力
端子２ａには、電流制限抵抗Ｒｒを介して電流作動型ス
イッチであるＰＮＰトランジスタＱ１のベースが接続し
てある。このトランジスタＱ１は、エミッタが接地さ
れ、コレクタに時定数回路３とヒステリシスをもたない
コンパレータ４が接続してあり、コンパレータ４のしき
い値判別出力がマイクロプロセッサ２のリセット信号入
力端子２ｂに供給されるようになっている。時定数回路
３は、トランジスタＱ１のエミッタと電源Ｖｃｃの間に
分圧抵抗Ｒｃ，Ｒｄを接続し、分圧抵抗Ｒｃ，Ｒｄの接
続点とグラウンドとの間にコンデンサＣを接続して構成
してある。コンパレータ４は、予め設定された基準電圧
Ｖｒを基準に時定数回路３の端子電圧Ｖｃをしきい値判
別し、ハイレベルのリセット信号をマイクロプロセッサ
２のリセット信号入力端子２ｂに供給する。

【０００３】２ｃは、メモリ書き込み用電圧入力端子で
あり、電源Ｖｃｃにコレクタが接続されたＮＰＮトラン
ジスタＱ２のエミッタが接続されており、トランジスタ
Ｑ２が導通したときにメモリ書き込み用電圧Ｖｐｐを供
給されて内蔵メモリの書き換えを可能にする。トランジ
スタＱ２は、コレクタが電源Ｖｃｃに接続され、ベース
がマイクロプロセッサ２の自己リセット信号出力端子２
ａに接続されている。このため、マイクロプロセッサ２
の自己リセット信号出力端子２ａの電圧がロウレベルか
らハイレベルに変化する立ち上がり電圧によりトリガさ
れ、内蔵メモリ書き込み用電圧Ｖｐｐをマイクロプロセ
ッサ２のメモリ書き込み用電圧端子２ｃに供給する。

【０００４】ここで、マイクロプロセッサ２が内蔵メモ
リの記憶内容を書き換える場合、書き換え命令に従って
自己リセット信号出力端子２ａからロウレベルの自己リ
セット信号が出力される。その結果、電流制限抵抗Ｒｒ
を介してトランジスタＱ１のベース電流が自己リセット
信号出力端子に向けて引き込まれる。この電流の引き込
みによりトランジスタＱ１が導通し、時定数回路３の端
子電圧Ｖｃは下がり始める。時定数回路３の端子電圧Ｖ
ｃが、図４（Ｂ）に示すコンパレータ４のしきい値電圧
Ｖｒ以下に降圧すると、同図（Ｃ）に示したように、コ
ンパレータ４の出力電圧はそれまでのハイレベルからロ
ウレベルに切り換わり、リセット信号入力端子２ｂがロ
ウレベルとなり、マイクロプロセッサ２はリセットされ
る。

【０００５】上記リセットによりマイクロプロセッサ２
の自己リセット信号出力端子２ａの出力電圧は不定とな
るが、プルアップ抵抗Ｒｐを介して電源Ｖｃｃから電源
電圧が供給されるため、自己リセット信号出力端子２ａ
の出力電圧はハイレベルをとる。その結果、トランジス
タのベースＱ１から流出していた引き込み電流は消滅
し、リセット開始時点ｔ１からτ時間が経過したとき
に、時刻ｔ２においてトランジスタＱ１は遮断状態とな
る。また、トランジスタＱ１の遮断と同時にトランジス
タＱ２は導通するため、この導通したトランジスタＱ２
を介してマイクロプロセッサ２のメモリ書き込み用電圧
入力端子２ｃに対しメモリ書き込み用電圧Ｖｐｐが供給
され始め、メモリ書き込み用電圧入力端子２ｃは、図４
（Ｄ）に示したように、右肩上がりに昇圧する。

【０００６】トランジスタＱ１が遮断状態となった後、
自己リセット信号出力端子２ａの端子電圧もハイレベル
に復帰し、同時にまた時定数回路３内のコンデンサＣは
それまでの放電を停止して充電を開始する。そして、コ
ンデンサＣに対する充電の進行とともに、時刻ｔ３にお
いて時定数回路３の端子電圧Ｖｃがコンパレータ４に設
定されたしきい値電圧Ｖｒ以上となる。その結果、自己
リセット信号入力端子２ａの端子電圧はロウレベルから
ハイレベルへと復帰し、マイクロプロセッサ２に対する
リセットは解除される。この場合、時刻ｔ１からｔ３ま
でのリセット期間において、メモリ書き込み用電圧Ｖｐ
ｐは所定電圧にまで上昇し終えており、このため内蔵メ
モリの記憶内容は十分な余裕をもって書き換えることが
でき、マイクロプロセッサ２の自己リセットに併せ内蔵
メモリの書き換えが完了する。

【０００７】

【発明が解決しようとする課題】上記従来のマイクロプ
ロセッサ装置１は、自己リセット信号出力端子２ａから
ロウレベルの自己リセット信号を出力したときに、電流
制限抵抗Ｒｒによる電流制限によって流出電流が十分に
確保できないことがある。こうした場合、トランジスタ
Ｑ１を流れるエミッタ電流が少ないために、図５（Ｂ）
に示したように、時定数回路３内のコンデンサＣからの
放電の進行が遅く、時定数回路３の端子電圧Ｖｃがコン
パレータ４のしきい値電圧Ｖｒを割り込み、コンパレー
タ出力によってマイクロプロセッサ２に対してリセット
がかけられても、時定数回路３の端子電圧Ｖｃが十分に
下がり切らないうちに、時定数回路３内のコンデンサＣ
は放電から充電に切り換わってしまう。その結果、時定
数回路３の端子電圧Ｖｃが時刻ｔ３においてしきい値電
圧Ｖｒを越えるにもさほど時間がかからず、マイクロプ
ロセッサ２に対するリセット開始時刻ｔ１に続く時刻ｔ
２においてメモリ書き込み用電圧Ｖｐｐが上昇し始めて
いるにも拘わらず、メモリ書き込み用電圧Ｖｐｐが定常
電圧に達する前にリセット期間が終了してしまい、リセ
ット期間中に内蔵メモリの書き換えが完了せず、書き換
えに失敗することがある等の課題があった。

【０００８】本発明は、上記課題を解決したものであ
り、マイクロプロセッサに対する十分なリセット期間を
確保し、メモリ書き込み用電圧の確実な供給を果たすこ
とで、リセット時に内蔵メモリの確実な書き換えを約束
することを目的とするものである。

【０００９】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、自らが出力する自己リセット信号を帰還
されてリセットされ、該リセット時点から一定のリセッ
ト期間中に外部から供給されるメモリ書き込み電圧によ
って内蔵メモリの記憶内容を書き換えるマイクロプロセ
ッサと、前記自己リセット信号によりトリガされ、所定
の時定数に従って端子電圧を変化させるとともに、前記
リセット時点で前記端子電圧の変化極性を切り換える時
定数回路と、ヒステリシス差をもった一対のしきい値電
圧を有し、前記時定数回路の端子電圧を変化極性に対応
するしきい値電圧をもってしきい値判別し、時間的に相
い前後する一対のしきい値判別出力に挟まれた期間を前
記リセット期間とするヒステリシス付きコンパレータと
を具備することを特徴とするものである。

【００１０】

【発明の実施の形態】以下、本発明の実施形態を図１，
２を参照して説明する。図１は、本発明のマイクロプロ
セッサ装置の一実施形態を示す概略回路構成図、図２
は、図１に示した回路各部の信号波形図である。

【００１１】図１に示すマイクロプロセッサ装置１１
は、時定数回路３の端子電圧Ｖｃをしきい値判別してリ
セット信号を出力するコンパレータ１２に、ヒステリシ
ス付きコンパレータを用いた点に特徴がある。このヒス
テリシス付きコンパレータ１２には、例えばＣ−ＭＯＳ
ＩＣが用いられ、コンパレータ出力レベルがロウから
ハイに切り換わる下限しきい値電圧ＶＬとハイからロウ
に切り換わる上限しきい値電圧ＶＵとの間にヒステリシ
ス差ΔＶｈを有するものが用いられる。すなわち、ＶＵ
−ＶＬ＝ΔＶｈであり、時定数回路３の端子電圧Ｖｃを
変化極性に対応するしきい値電圧ＶＬ（端子電圧下降時
のしきい値判別用），ＶＵ（端子電圧上昇時のしきい値
判別用）をもってしきい値判別し、時間的に相い前後す
る一対のしきい値判別出力に挟まれた期間をリセット期
間とする。

【００１２】ここで、マイクロプロセッサ２が自己リセ
ット信号出力端子２ａから自己リセット信号を出力し、
時定数回路３の端子電圧Ｖｃが降下し始めると、まず端
子電圧Ｖｃがコンパレータ１２の下限しきい値電圧ＶＬ
以下になった時点ｔ１で、図２（Ａ）に示したように、
マイクロプロセッサ２に対してリセットがかかる。さら
に、リセット後τ時間後に、時刻ｔ２において時定数回
路３の端子電圧Ｖｃは、降下から上昇に転ずる。この場
合、従来のヒステリシスをもたないコンパレータ４を用
いた回路と異なり、端子電圧Ｖｃが下限しきい値電圧Ｖ
Ｌを越えても、コンパレータ出力はロウレベルからハイ
レベルに切り換わることはない。

【００１３】何故なら、コンパレータ１２の入力電圧が
上限しきい値電圧ＶＵを越えるまでは、コンパレータ出
力レベルが切り換わることはないからである。すなわ
ち、コンパレータ出力がロウレベルからハイレベルに切
り換わるのは、時定数回路３の端子電圧Ｖｃが下限しき
い値電圧ＶＬからさらにヒステリシス電圧ΔＶｈだけ余
計に昇圧するのを待つ必要があり、端子電圧Ｖｃが上限
しきい値電圧ＶＵを越えるまでの時間、換言すればリセ
ット期間は十分に確保される。従って、メモリ書き込み
用電圧Ｖｐｐが定常電圧に達する前にリセット期間が終
了してしまうといったことはなく、十分余裕をもって確
保されたリセット期間中に内蔵メモリの書き換えを完了
し、確実な書き換えを約束することができる。

【００１４】

【発明の効果】以上説明したように、本発明によれば、
マイクロプロセッサが出力する自己リセット信号により
トリガされる時定数回路が、所定の時定数に従って端子
電圧を変化させるとともに、自己リセット信号を帰還さ
れてリセットされたマイクロプロセッサの該リセット時
点で端子電圧の変化極性を切り換えるようにし、ヒステ
リシス差をもった一対のしきい値電圧を有するヒステリ
シス付きコンパレータが、時定数回路の端子電圧を変化
極性に対応するしきい値電圧をもってしきい値判別し、
時間的に相い前後する一対のしきい値判別出力に挟まれ
た期間をリセット期間とすることで、マイクロプロセッ
サがこのリセット期間中に外部から供給されるメモリ書
き込み電圧によって内蔵メモリの記憶内容を書き換える
構成としたから、コンパレータの一対のしきい値判別出
力に挟まれたリセット期間を十分に確保することがで
き、これにより例えばしきい値が単一のコンパレータを
用いる従来装置のように、リセット期間は十分に確保で
きず、メモリ書き込み用電圧が定常電圧に達する前にリ
セット期間が終了してしまうといったことはなく、十分
余裕をもって確保されたリセット期間中に内蔵メモリの
書き換えを完了し、確実な書き換えを約束することがで
きる等の優れた効果を奏する。

【図面の簡単な説明】

【図１】本発明のマイクロプロセッサ装置の一実施形態
を示す回路構成図である。

【図２】図１に示した回路各部の信号波形図である。

【図３】従来のマイクロプロセッサ装置の一例を示す回
路構成図である。

【図４】図３に示した回路各部の信号波形図である。

【図５】電流制限抵抗を絞ったときの図３に示した回路
各部の信号波形図である。

【符号の説明】

２ マイクロプロセッサ ３ 時定数回路 １１ マイクロプロセッサ装置 １２ ヒステリシス付きコンパレータ Ｑ１，Ｑ２ トランジスタ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 自らが出力する自己リセット信号を帰還
   されてリセットされ、該リセット時点から一定のリセッ
   ト期間中に外部から供給されるメモリ書き込み電圧によ
   って内蔵メモリの記憶内容を書き換えるマイクロプロセ
   ッサと、前記自己リセット信号によりトリガされ、所定
   の時定数に従って端子電圧を変化させるとともに、前記
   リセット時点で前記端子電圧の変化極性を切り換える時
   定数回路と、ヒステリシス差をもった一対のしきい値電
   圧を有し、前記時定数回路の端子電圧を変化極性に対応
   するしきい値電圧をもってしきい値判別し、時間的に相
   い前後する一対のしきい値判別出力に挟まれた期間を前
   記リセット期間とするヒステリシス付きコンパレータと
   を具備することを特徴とするマイクロプロセッサ装置。