JP2019175221A - 制御装置およびそのデータ書き込み方法 - Google Patents

制御装置およびそのデータ書き込み方法 Download PDF

Info

Publication number
JP2019175221A
JP2019175221A JP2018063801A JP2018063801A JP2019175221A JP 2019175221 A JP2019175221 A JP 2019175221A JP 2018063801 A JP2018063801 A JP 2018063801A JP 2018063801 A JP2018063801 A JP 2018063801A JP 2019175221 A JP2019175221 A JP 2019175221A
Authority
JP
Japan
Prior art keywords
mask
nonvolatile memory
data
unit
voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2018063801A
Other languages
English (en)
Other versions
JP6904918B2 (ja
Inventor
礼子 堀内
Reiko Horiuchi
礼子 堀内
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fanuc Corp
Original Assignee
Fanuc Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fanuc Corp filed Critical Fanuc Corp
Priority to JP2018063801A priority Critical patent/JP6904918B2/ja
Priority to US16/366,052 priority patent/US10564887B2/en
Priority to DE102019002352.8A priority patent/DE102019002352A1/de
Priority to CN201910249520.9A priority patent/CN110321244B/zh
Publication of JP2019175221A publication Critical patent/JP2019175221A/ja
Application granted granted Critical
Publication of JP6904918B2 publication Critical patent/JP6904918B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0653—Monitoring storage devices or systems
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/109—Control signal input circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0796—Safety measures, i.e. ensuring safe condition in the event of error, e.g. for controlling element
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/16—Protection against loss of memory contents
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0614—Improving the reliability of storage systems
    • G06F3/0619—Improving the reliability of storage systems in relation to data integrity, e.g. data losses, bit errors
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0658—Controller construction arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/22—Safety or protection circuits preventing unauthorised or accidental access to memory cells
    • G11C16/225—Preventing erasure, programming or reading when power supply voltages are outside the required ranges
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/141—Battery and back-up supplies
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
    • G11C5/144—Detection of predetermined disconnection or reduction of power supply, e.g. power down or power standby

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Computer Security & Cryptography (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Quality & Reliability (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Retry When Errors Occur (AREA)

Abstract

【課題】書き込み要求を受けながらも、不揮発性メモリに格納されているデータを保護する。【解決手段】制御装置１０は、プロセッサ２０からの書き込み要求に応じて制御信号を不揮発性メモリ１４に出力するメモリコントローラ２２と、入力電源から供給される入力電圧を監視する電圧監視部１８と、電圧監視部１８によって入力電圧が低下したと判断された場合に、マスク信号を生成して出力するマスク信号生成部２４と、マスク信号生成部２４から出力されるマスク信号を受けると、メモリコントローラ２２から不揮発性メモリ１４に出力される制御信号に対してマスク処理を施すマスク部２６とを備える。マスク信号生成部２４は、電圧監視部１８によって入力電圧が低下したと判断された場合に、不揮発性メモリ１４へのデータの書き込みがなされている場合は、そのデータの書き込みが完了してから、マスク信号を出力する。【選択図】図１

Description

本発明は、プロセッサと不揮発性メモリとを備える制御装置およびそのデータ書き込み方法に関する。
プロセッサからの書き込み要求に応じたデータを不揮発性メモリに書き込んでいる途中に電源がオフになると、その書き込み中のデータが失われるだけでなく、不揮発性メモリに格納されているデータが破損する場合がある。このようなデータの破損を防ぐものとして、例えば、下記特許文献１の記憶装置が提案されている。
下記特許文献１の記憶装置は、不揮発性メモリと、不揮発性メモリを制御するアクセス制御部と、ホスト装置とデータ送受信する送受信部とを有する。この記憶装置では、記憶装置に供給される電源の異常が検出されると、送受信部に対するシステムクロックの供給が停止されることで、記憶装置が停止する。これにより記憶装置は、ホスト装置からの書き込み要求を受け付けない状態になる。
特開２０１１−０８１６５９号公報
ところで、ホスト装置からの書き込み要求を受けながらも、不揮発性メモリに格納されているデータを保護することが要請されている。
そこで、本発明は、書き込み要求を受けながらも、不揮発性メモリに格納されているデータを保護し得る制御装置およびそのデータ書き込み方法を提供することにある。
本発明の第１の態様は、プロセッサと不揮発性メモリとを備える制御装置であって、前記プロセッサからの書き込み要求に応じて、データを前記不揮発性メモリに記憶させるための制御信号を前記不揮発性メモリに出力するメモリコントローラと、入力電源から供給される入力電圧を監視する電圧監視部と、前記電圧監視部によって前記入力電圧が低下したと判断された場合に、マスク信号を生成して出力するマスク信号生成部と、前記マスク信号生成部から出力される前記マスク信号を受けると、前記メモリコントローラから前記不揮発性メモリに出力される前記制御信号に対してマスク処理を施すマスク部と、を備え、前記マスク信号生成部は、前記電圧監視部によって前記入力電圧が低下したと判断された場合に、前記不揮発性メモリへの前記データの書き込みがなされている場合は、そのデータの書き込みが完了してから、前記マスク信号を出力する。
本発明の第２の態様は、プロセッサと不揮発性メモリとを備える制御装置のデータ書き込み方法であって、前記プロセッサからの書き込み要求に応じて、データを前記不揮発性メモリに記憶させるための制御信号を前記不揮発性メモリに出力する出力ステップと、入力電源から供給される入力電圧を監視する監視ステップと、前記監視ステップで前記入力電圧が低下したと判断された場合に、前記不揮発性メモリに出力される前記制御信号に対してマスク処理を施すマスクステップと、を含み、前記マスクステップは、前記監視ステップで前記入力電圧が低下したと判断された場合に、前記不揮発性メモリへの前記データの書き込みがなされているときには、そのデータの書き込みが完了してから、前記マスク処理を施す。
本発明によれば、書き込み要求を受けながらも、不揮発性メモリに格納されているデータを保護することができる。
本実施の形態の制御装置を示すブロック図である。 メモリ制御処理手順を示すフローチャートである。 マスク処理手順を示すフローチャートである。
本発明に係る制御装置およびそのデータ書き込み方法について、好適な実施の形態を掲げ、添付の図面を参照しながら以下、詳細に説明する。
〔実施の形態〕
図１は、制御装置１０を示すブロック図である。制御装置１０は、例えば、工作機械または産業用ロボットに用いられる数値制御装置である。この制御装置１０は、信号処理部１２、不揮発性メモリ１４、内部電圧生成回路１６および電圧監視部１８を主に備える。
信号処理部１２は、不揮発性メモリ１４にデータを記憶させるための制御信号を生成し、生成した制御信号を不揮発性メモリ１４に出力する。この信号処理部１２は、内部電圧生成回路１６から供給される内部電圧で動作する。
不揮発性メモリ１４は、電源を与えられなくても記憶内容を保持するメモリである。この不揮発性メモリ１４は、信号処理部１２から供給される制御信号に基づいてデータを書き込む。
内部電圧生成回路１６は、図示しない入力電源から供給される入力電圧に基づいて、信号処理部１２を動作させるための内部電圧を生成し、生成した内部電圧を信号処理部１２に供給する。
この内部電圧生成回路１６は、内部電圧を蓄積する蓄積部１６ａを含んでおり、入力電圧によって充電されることで内部電圧が蓄積部１６ａに蓄積される。内部電圧生成回路１６は、入力電源から入力電圧が遮断された場合は、蓄積部１６ａに蓄積された内部電圧を信号処理部１２に供給する。なお、蓄積部１６ａとして、例えば、コンデンサ、あるいは、電池などが挙げられる。
電圧監視部１８は、入力電源から供給される入力電圧を監視しており、入力電圧が低下したと判断した場合は、異常信号を信号処理部１２に与える。すなわち、電圧監視部１８は、入力電源から供給される入力電圧が所定の閾値を下回った場合に、入力電圧が低下したと判断することで異常信号を生成し、生成した異常信号を信号処理部１２に与える。これにより電圧監視部１８は、入力電源から供給される入力電圧の遮断を検出し、検出結果を信号処理部１２に通知することができる。
次に、信号処理部１２をより具体的に説明する。信号処理部１２は、プロセッサ２０、メモリコントローラ２２、マスク信号生成部２４およびマスク部２６を有する。プロセッサ２０には、メモリコントローラ２２および図示しない入出力装置などの各種のデバイスがバス３０を介して接続される。
プロセッサ２０は、バス３０を介して各種のデバイスを制御するものであり、不揮発性メモリ１４に対してデータを書き込ませる場合には、バス３０を介して、書き込み要求をメモリコントローラ２２に与える。
メモリコントローラ２２は、プロセッサ２０からの書き込み要求に応じて制御信号を不揮発性メモリ１４に出力する。すなわち、メモリコントローラ２２は、プロセッサ２０から書き込み要求を受けると、その書き込み要求で指定されているデータを不揮発性メモリ１４に記憶させるための制御信号を生成し、生成した制御信号を不揮発性メモリ１４に出力する。
また、メモリコントローラ２２は、書き込み要求で指定されているデータが書き込み中であるか否かを示すステータス情報を生成し、生成したステータス情報をマスク信号生成部２４に出力する。
メモリコントローラ２２は、プロセッサ２０からの書き込み要求で指定されているデータを不揮発性メモリ１４に記憶させるためのシーケンスを完了した場合には、その書き込み要求に対する応答として応答信号をプロセッサ２０に出力する。
マスク信号生成部２４は、電圧監視部１８によって入力電圧が低下したと判断された場合に、マスク処理を施すべき旨を通知するためのマスク信号を生成して出力する。
すなわち、マスク信号生成部２４は、電圧監視部１８から異常信号を受けると、その異常信号を受けた時点を契機としてマスク信号を生成する。また、マスク信号生成部２４は、異常信号を受けた時点を契機として、メモリコントローラ２２から出力されるステータス情報に基づいて、不揮発性メモリ１４へのデータの書き込みがなされているか否か認識する。
ここで、マスク信号生成部２４は、不揮発性メモリ１４へのデータの書き込みがなされていない場合は、生成したマスク信号をマスク部２６に出力する。一方、マスク信号生成部２４は、不揮発性メモリ１４へのデータの書き込みがなされている場合は、そのデータの書き込みが完了してから、生成したマスク信号をマスク部２６に出力する。
マスク部２６は、マスク信号生成部２４から出力されるマスク信号を受けると、メモリコントローラ２２から不揮発性メモリ１４に出力される制御信号に対してマスク処理を施す。つまり、マスク部２６は、メモリコントローラ２２から出力された制御信号を無効にすることで、不揮発性メモリ１４が書き込み動作しないようにする。
次に、制御装置１０のデータ書き込み方法について、メモリ制御処理とマスク処理とに分けて説明する。図２は、メモリ制御処理手順を示すフローチャートである。
メモリコントローラ２２は、所定時間を経過するたびにステップＳ１に進む。ステップＳ１において、メモリコントローラ２２は、プロセッサ２０から書き込み要求があったか否か判断する。ここで、メモリコントローラ２２は、プロセッサ２０から書き込み要求がなかった場合は、ステップＳ１に戻る。
一方、メモリコントローラ２２は、プロセッサ２０から書き込み要求があった場合は、ステップＳ２に進む。ステップＳ２において、メモリコントローラ２２は、書き込み要求で指定されているデータを不揮発性メモリ１４に記憶させるための制御信号を生成し、生成した制御信号を不揮発性メモリ１４に出力した後、ステップＳ３に進む。
ステップＳ３において、メモリコントローラ２２は、プロセッサ２０からの書き込み要求で指定されているデータを不揮発性メモリ１４に記憶させるためのシーケンスを完了したか否かを判断する。ここで、メモリコントローラ２２は、シーケンスを完了していないと判断した場合は、ステップＳ３に戻り、当該シーケンスを完了したと判断した場合は、ステップＳ４に進む。
ステップＳ４において、メモリコントローラ２２は、応答信号を生成してプロセッサ２０に出力することで、書き込み要求に対して応答した後、ステップＳ１に戻る。
このようにメモリコントローラ２２は、所定時間ごとにプロセッサ２０からの書き込み要求の有無を判断し、書き込み要求があった場合は、書き込み要求で指定されているデータを書き込むためのシーケンスを実行した後にその書き込み要求に対して応答する。
図３は、マスク処理手順を示すフローチャートである。このマスク処理手順が行われる前提として、内部電圧生成回路１６は、入力電源から供給される入力電圧に基づいて内部電圧を生成して信号処理部１２に出力するとともに、蓄積部１６ａに内部電圧を蓄積しているものとする。
ステップＳ１１において、電圧監視部１８は、入力電源から供給される入力電圧を監視し、その入力電圧が低下したか否かを判断する。ここで、電圧監視部１８は、所定の閾値を入力電圧が下回っていない場合は、入力電圧が低下していないと判断し、ステップＳ１１に戻る。
一方、電圧監視部１８は、所定の閾値を入力電圧が下回った場合は、入力電圧が低下したと判断し、ステップＳ１２に進む。ステップＳ１２において、マスク信号生成部２４は、マスク信号を生成し、ステップＳ１３に進む。ステップＳ１３において、マスク信号生成部２４は、メモリコントローラ２２から供給されるステータス情報に基づいて、不揮発性メモリ１４へのデータの書き込みがなされているか否か認識する。
ここで、マスク信号生成部２４は、不揮発性メモリ１４へのデータの書き込みがなされていない場合は、ステップＳ１４に進む。一方、マスク信号生成部２４は、不揮発性メモリ１４へのデータの書き込みがなされている場合は、そのデータの書き込みが完了するまで待機し、書き込みが完了すると、ステップＳ１４に進む。
ステップＳ１４において、マスク信号生成部２４は、ステップＳ１２で生成したマスク信号をマスク部２６に出力し、マスク部２６は、そのマスク信号を受けて、メモリコントローラ２２から不揮発性メモリ１４に出力される制御信号に対してマスク処理を施す。これによりマスク処理手順は終了する。
このように制御装置１０では、入力電圧が所定値よりも低下した際に、不揮発性メモリ１４へのデータの書き込みがなされているか否かが判断され、書き込みがなされているときには、そのデータの書き込みが完了してから、マスク処理が施される。
つまり、制御装置１０は、入力電圧の遮断時点で書き込み中のデータについてはそのまま書き込みを続行させる。一方、制御装置１０は、入力電圧の遮断時以降にプロセッサ２０から与えられる新規の書き込み要求をメモリコントローラ２２で受け付けるが、その書き込み要求で指定されるデータを不揮発性メモリ１４に記憶するための制御信号をマスクする。これにより、プロセッサ２０の書き込み要求をメモリコントローラ２２で拒否することなく、不揮発性メモリ１４に格納されているデータを保護することができる。
メモリコントローラ２２は、新規の書き込み要求を受け付けた場合、図２を用いて説明したように、入力電圧が低下していない通常時と同様に、その書き込み要求に対する応答として完了信号をプロセッサ２０に出力する。
したがって、新規の書き込み要求に対する応答をプロセッサ２０が処理するために要する時間のロスを避けることができ、またバス３０のハングアップおよび不必要な占有を避けることができる。
〔変形例〕
以上、本発明の一例として上記実施の形態が説明されたが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることはもちろんである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
例えば、上記実施の形態のマスク信号生成部２４は、電圧監視部１８によって入力電圧が低下したと判断された場合に、不揮発性メモリ１４へのデータの書き込みがなされているか否かを判断する前に、マスク信号を生成した。しかし、マスク信号生成部２４は、不揮発性メモリ１４へのデータの書き込みがなされているか否かを判断した以降にマスク信号を生成してもよい。
また、上記実施の形態では、電圧監視部１８が、内部電圧生成回路１６により生成された内部電圧で動作しなかったが、当該内部電圧で動作するようにしてもよい。
また、上記実施の形態では、制御装置１０が、工作機械または産業用ロボットに用いられる数値制御装置であったが、当該工作機械または産業用ロボット以外のものを制御する制御装置であってもよい。
〔技術的思想〕
上記実施の形態および変形例から把握し得る技術的思想について、以下に記載する。
（第１の技術的思想）
制御装置（１０）は、プロセッサ（２０）と不揮発性メモリ（１４）とを備えるものである。制御装置（１０）は、プロセッサ（２０）からの書き込み要求に応じて、データを不揮発性メモリ（１４）に記憶させるための制御信号を不揮発性メモリ（１４）に出力するメモリコントローラ（２２）と、入力電源から供給される入力電圧を監視する電圧監視部（１８）と、電圧監視部（１８）によって入力電圧が低下したと判断された場合に、マスク信号を生成して出力するマスク信号生成部（２４）と、マスク信号生成部（２４）から出力されるマスク信号を受けると、メモリコントローラ（２２）から不揮発性メモリ（１４）に出力される制御信号に対してマスク処理を施すマスク部（２６）と、を備える。
マスク信号生成部（２４）は、電圧監視部（１８）によって入力電圧が低下したと判断された場合に、不揮発性メモリ（１４）へのデータの書き込みがなされている場合は、そのデータの書き込みが完了してから、マスク信号を出力する。
これにより制御装置（１０）は、プロセッサ（２０）からの書き込み要求を受けながらも、不揮発性メモリ（１４）に格納されているデータを保護することができる。
メモリコントローラ（２２）は、不揮発性メモリ（１４）へのデータが書き込み中であるか否かを示すステータス情報をマスク信号生成部（２４）に出力するようにしてもよい。このようにすれば、マスク信号生成部（２４）は、メモリコントローラ（２２）からのステータス情報に基づいて、不揮発性メモリ（１４）へのデータの書き込みが完了してから、マスク信号を出力することができる。
制御装置（１０）は、入力電圧から内部電圧を生成する内部電圧生成回路（１６）を備え、少なくとも、プロセッサ（２０）、メモリコントローラ（２２）、マスク信号生成部（２４）、および、マスク部（２６）は、内部電圧で動作するようにしてもよい。このようにすれば、入力電圧が変化しても、プロセッサ（２０）、メモリコントローラ（２２）、マスク信号生成部（２４）、および、マスク部（２６）を安定して動作させ易い。
内部電圧生成回路（１６）は、内部電圧を蓄積する蓄積部（１６ａ）を含むようにしてもよい。このようにすれば、入力電源から入力電圧が遮断されても、蓄積部（１６ａ）に蓄積された内部電圧を用いて、プロセッサ（２０）、メモリコントローラ（２２）、マスク信号生成部（２４）、および、マスク部（２６）を動作させることができる。
（第２の技術的思想）
データ書き込み方法は、プロセッサ（２０）と不揮発性メモリ（１４）とを備える制御装置（１０）のデータ書き込み方法である。データ書き込み方法は、プロセッサ（２０）からの書き込み要求に応じて、データを不揮発性メモリ（１４）に記憶させるための制御信号を不揮発性メモリ（１４）に出力する出力ステップ（Ｓ２）と、入力電源から供給される入力電圧を監視する監視ステップ（Ｓ１２）と、監視ステップ（Ｓ１２）で入力電圧が低下したと判断された場合に、不揮発性メモリ（１４）に出力される制御信号に対してマスク処理を施すマスクステップ（Ｓ１４）と、を含む。
マスクステップ（Ｓ１４）は、監視ステップ（Ｓ１２）で入力電圧が低下したと判断された場合に、不揮発性メモリ（１４）へのデータの書き込みがなされているときには、そのデータの書き込みが完了してから、マスク処理を施す。
これにより、プロセッサ（２０）からの書き込み要求を受けながらも、不揮発性メモリ（１４）に格納されているデータを保護することができる。
不揮発性メモリ（１４）へのデータが書き込み中であるか否かを示すステータス情報に基づいて、不揮発性メモリ（１４）へのデータの書き込みがなされているか否かが判断されるようにしてもよい。
データ書き込み方法は、入力電圧から内部電圧を生成する生成ステップを含み、少なくとも、プロセッサ（２０）、制御信号を出力するメモリコントローラ（２２）、マスク処理を施すマスク部（２６）、および、マスク部（２６）がマスク処理を施すためのマスク信号を生成するマスク信号生成部（２４）は、生成ステップで生成される内部電圧で動作するようにしてもよい。このようにすれば、入力電圧が変化しても、プロセッサ（２０）、メモリコントローラ（２２）、マスク信号生成部（２４）、および、マスク部（２６）を安定して動作させ易い。
生成ステップは、内部電圧を蓄積部（１６ａ）に蓄積するようにしてもよい。このようにすれば、入力電源から入力電圧が遮断されても、蓄積部（１６ａ）に蓄積された内部電圧を用いて、プロセッサ（２０）、メモリコントローラ（２２）、マスク信号生成部（２４）、および、マスク部（２６）を動作させることができる。
１０…制御装置 １２…信号処理部
１４…不揮発性メモリ １６…内部電圧生成回路
１８…電圧監視部 ２０…プロセッサ
２２…メモリコントローラ ２４…マスク信号生成部
２６…マスク部 ３０…バス

Claims (8)

  1. プロセッサと不揮発性メモリとを備える制御装置であって、
    前記プロセッサからの書き込み要求に応じて、データを前記不揮発性メモリに記憶させるための制御信号を前記不揮発性メモリに出力するメモリコントローラと、
    入力電源から供給される入力電圧を監視する電圧監視部と、
    前記電圧監視部によって前記入力電圧が低下したと判断された場合に、マスク信号を生成して出力するマスク信号生成部と、
    前記マスク信号生成部から出力される前記マスク信号を受けると、前記メモリコントローラから前記不揮発性メモリに出力される前記制御信号に対してマスク処理を施すマスク部と、
    を備え、
    前記マスク信号生成部は、前記電圧監視部によって前記入力電圧が低下したと判断された場合に、前記不揮発性メモリへの前記データの書き込みがなされている場合は、そのデータの書き込みが完了してから、前記マスク信号を出力する、制御装置。
  2. 請求項１に記載の制御装置であって、
    前記メモリコントローラは、前記不揮発性メモリへの前記データが書き込み中であるか否かを示すステータス情報を前記マスク信号生成部に出力する、制御装置。
  3. 請求項１または２に記載の制御装置であって、
    前記入力電圧から内部電圧を生成する内部電圧生成回路を備え、
    少なくとも、前記プロセッサ、前記メモリコントローラ、前記マスク信号生成部、および、前記マスク部は、前記内部電圧で動作する、制御装置。
  4. 請求項３に記載の制御装置であって、
    前記内部電圧生成回路は、前記内部電圧を蓄積する蓄積部を含む、制御装置。
  5. プロセッサと不揮発性メモリとを備える制御装置のデータ書き込み方法であって、
    前記プロセッサからの書き込み要求に応じて、データを前記不揮発性メモリに記憶させるための制御信号を前記不揮発性メモリに出力する出力ステップと、
    入力電源から供給される入力電圧を監視する監視ステップと、
    前記監視ステップで前記入力電圧が低下したと判断された場合に、前記不揮発性メモリに出力される前記制御信号に対してマスク処理を施すマスクステップと、
    を含み、
    前記マスクステップは、前記監視ステップで前記入力電圧が低下したと判断された場合に、前記不揮発性メモリへの前記データの書き込みがなされているときには、そのデータの書き込みが完了してから、前記マスク処理を施す、データ書き込み方法。
  6. 請求項５に記載のデータ書き込み方法であって、
    前記不揮発性メモリへの前記データが書き込み中であるか否かを示すステータス情報に基づいて、前記不揮発性メモリへの前記データの書き込みがなされているか否かが判断される、データ書き込み方法。
  7. 請求項５または６に記載のデータ書き込み方法であって、
    前記入力電圧から内部電圧を生成する生成ステップを含み、
    少なくとも、前記プロセッサ、前記制御信号を出力するメモリコントローラ、前記マスク処理を施すマスク部、および、前記マスク部がマスク処理を施すためのマスク信号を生成するマスク信号生成部は、前記生成ステップで生成される前記内部電圧で動作する、データ書き込み方法。
  8. 請求項７に記載のデータ書き込み方法であって、
    前記生成ステップは、前記内部電圧を蓄積部に蓄積する、データ書き込み方法。
JP2018063801A 2018-03-29 2018-03-29 制御装置およびそのデータ書き込み方法 Active JP6904918B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2018063801A JP6904918B2 (ja) 2018-03-29 2018-03-29 制御装置およびそのデータ書き込み方法
US16/366,052 US10564887B2 (en) 2018-03-29 2019-03-27 Control device and data writing method thereof
DE102019002352.8A DE102019002352A1 (de) 2018-03-29 2019-03-29 Steuervorrichtung und Datenschreibverfahren hiervon
CN201910249520.9A CN110321244B (zh) 2018-03-29 2019-03-29 控制装置及其数据写入方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018063801A JP6904918B2 (ja) 2018-03-29 2018-03-29 制御装置およびそのデータ書き込み方法

Publications (2)

Publication Number Publication Date
JP2019175221A true JP2019175221A (ja) 2019-10-10
JP6904918B2 JP6904918B2 (ja) 2021-07-21

Family

ID=67910180

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018063801A Active JP6904918B2 (ja) 2018-03-29 2018-03-29 制御装置およびそのデータ書き込み方法

Country Status (4)

Country Link
US (1) US10564887B2 (ja)
JP (1) JP6904918B2 (ja)
CN (1) CN110321244B (ja)
DE (1) DE102019002352A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116685978A (zh) * 2020-09-30 2023-09-01 斯纳普公司 位置引导的视觉码扫描

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07239814A (ja) * 1994-02-28 1995-09-12 Toshiba Corp データ処理装置
US6084813A (en) * 1998-06-04 2000-07-04 Canon Kabushiki Kaisha Apparatus and method for controlling memory backup using main power supply and backup power supply
JP4153802B2 (ja) * 2003-02-07 2008-09-24 株式会社ルネサステクノロジ 記憶装置
JP3897730B2 (ja) * 2003-04-23 2007-03-28 松下電器産業株式会社 半導体記憶装置および半導体集積回路
JP4062256B2 (ja) * 2004-01-05 2008-03-19 セイコーエプソン株式会社 表示ドライバ及び表示ドライバを含む電子機器
JP4421925B2 (ja) * 2004-03-30 2010-02-24 三星電子株式会社 不揮発性半導体記憶装置
WO2007046481A1 (ja) * 2005-10-20 2007-04-26 Matsushita Electric Industrial Co., Ltd. メモリ制御装置
KR20090078999A (ko) * 2008-01-16 2009-07-21 삼성전자주식회사 외란 상태에 따른 적응적 기록 방법 및 이를 이용한 저장장치
CN101620572B (zh) * 2008-07-02 2011-06-01 上海华虹Nec电子有限公司 非易失性内存及控制方法
US20100226170A1 (en) * 2009-03-05 2010-09-09 Silicon Storage Technology, Inc. Non-volatile Memory Array Having Circuitry To Complete Programming Operation In The Event Of Power Interrupt
JP2011081659A (ja) 2009-10-08 2011-04-21 Seiko Epson Corp 記憶装置、基板、液体容器、システム及び記憶装置の制御方法
US8090988B2 (en) * 2009-11-24 2012-01-03 Virtium Technology, Inc. Saving information to flash memory during power failure
JP5892000B2 (ja) * 2012-08-24 2016-03-23 ソニー株式会社 記憶制御装置、不揮発性メモリ、および、メモリ制御方法
JP2015060412A (ja) 2013-09-19 2015-03-30 日本電気株式会社 データ保護装置、データ保護方法及びデータ保護プログラム
JP6516630B2 (ja) * 2015-08-26 2019-05-22 キヤノン株式会社 メモリ制御回路及びその制御方法
CN106557438A (zh) * 2015-09-30 2017-04-05 中兴通讯股份有限公司 一种掉电保护的方法、装置和电子设备

Also Published As

Publication number Publication date
CN110321244A (zh) 2019-10-11
DE102019002352A1 (de) 2019-10-02
US10564887B2 (en) 2020-02-18
JP6904918B2 (ja) 2021-07-21
CN110321244B (zh) 2024-04-23
US20190303036A1 (en) 2019-10-03

Similar Documents

Publication Publication Date Title
JP6194651B2 (ja) 情報処理装置
JP2013137835A (ja) マイクロコンピュータ及びその動作方法
JP5581577B2 (ja) データ処理装置
JP2012226569A (ja) 記憶装置のデータ保護装置
JP2009053734A (ja) 数値制御装置に接続されたｉｏユニットの断線と電源断の検出方法
JP2015118423A (ja) リフレッシュ装置及び電子機器
JP2019175221A (ja) 制御装置およびそのデータ書き込み方法
JP2009104246A (ja) プログラマブルコントローラおよびその異常時復旧方法
KR20150129517A (ko) 메모리 데이터 백업 기능을 갖는 전자장치
JP2018194336A (ja) 異常検知装置および異常検知方法
US20050060690A1 (en) Microprocessor system with software emulation processed by auxiliary hardware
JP2009187234A (ja) 移設防止機能を有する数値制御装置
US7603489B2 (en) Direct memory access controller including first and second transfer setting registers
JP5365875B2 (ja) 産業用コントローラ
KR20070080493A (ko) 하드웨어 폴링 처리기를 포함한 데이터 처리 시스템
US10083138B2 (en) Controller, bus circuit, control method, and recording medium
JP2009003663A (ja) 電源制御装置
JP2008217728A (ja) 仮想計算機システムの障害情報採取方法
JP2015060412A (ja) データ保護装置、データ保護方法及びデータ保護プログラム
JP2009176094A (ja) 転送装置、転送装置の制御方法及び情報処理装置
JPH10207586A (ja) コンピュータの電源オフ制御方式
JP7490154B1 (ja) 制御装置、制御システム及び制御方法
JPWO2014080457A1 (ja) プログラマブルコントローラ
JP3641613B2 (ja) 内燃機関のデータ保持装置
KR101776329B1 (ko) 접근권한코드를 이용한 디바이스 보호 시스템 및 그 보호 방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20190808

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20191120

A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20200122

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200303

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200414

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20200728

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200903

C60 Trial request (containing other claim documents, opposition documents)

Free format text: JAPANESE INTERMEDIATE CODE: C60

Effective date: 20200903

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20200911

C21 Notice of transfer of a case for reconsideration by examiners before appeal proceedings

Free format text: JAPANESE INTERMEDIATE CODE: C21

Effective date: 20200915

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20201120

C211 Notice of termination of reconsideration by examiners before appeal proceedings

Free format text: JAPANESE INTERMEDIATE CODE: C211

Effective date: 20201201

C22 Notice of designation (change) of administrative judge

Free format text: JAPANESE INTERMEDIATE CODE: C22

Effective date: 20210202

C22 Notice of designation (change) of administrative judge

Free format text: JAPANESE INTERMEDIATE CODE: C22

Effective date: 20210406

C23 Notice of termination of proceedings

Free format text: JAPANESE INTERMEDIATE CODE: C23

Effective date: 20210420

C03 Trial/appeal decision taken

Free format text: JAPANESE INTERMEDIATE CODE: C03

Effective date: 20210525

C30A Notification sent

Free format text: JAPANESE INTERMEDIATE CODE: C3012

Effective date: 20210525

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20210624

R150 Certificate of patent or registration of utility model

Ref document number: 6904918

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150