JP2734563B2 - ダイレクトメモリアクセス監視回路 - Google Patents
ダイレクトメモリアクセス監視回路Info
- Publication number
- JP2734563B2 JP2734563B2 JP63264428A JP26442888A JP2734563B2 JP 2734563 B2 JP2734563 B2 JP 2734563B2 JP 63264428 A JP63264428 A JP 63264428A JP 26442888 A JP26442888 A JP 26442888A JP 2734563 B2 JP2734563 B2 JP 2734563B2
- Authority
- JP
- Japan
- Prior art keywords
- dma
- memory access
- direct memory
- memory
- monitoring circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Debugging And Monitoring (AREA)
- Bus Control (AREA)
Description
【発明の詳細な説明】 技術分野 本発明はDMA（ダイレクトメモリアクセス）監視回路
に関するものである。
に関するものである。
従来技術 従来のDMA監視回路の例を第３図に示しており、その
各部動作波形を第４図に示している。これ等両図を参照
すると、DMAコントローラ１の制御により、メモリ４か
らメモリ５へデータの転送を行う場合、アドレス信号20
1及びメモリリード信号203がDMAコントローラ１から出
力される。これに応答して、メモリ４からデータ202が
読出され、このリードデータ202はDMAコントローラ１へ
取込まれる。
各部動作波形を第４図に示している。これ等両図を参照
すると、DMAコントローラ１の制御により、メモリ４か
らメモリ５へデータの転送を行う場合、アドレス信号20
1及びメモリリード信号203がDMAコントローラ１から出
力される。これに応答して、メモリ４からデータ202が
読出され、このリードデータ202はDMAコントローラ１へ
取込まれる。
しかる後に、アドレス信号201、メモリライト信号204
及びライトデータ202がDAMコントローラ１よりメモリ５
へ出力される。これに応答して、メモリ５はライトデー
タ202を書込むことになり、よってメモリ４から５への
データ転送がなされたことになる。
及びライトデータ202がDAMコントローラ１よりメモリ５
へ出力される。これに応答して、メモリ５はライトデー
タ202を書込むことになり、よってメモリ４から５への
データ転送がなされたことになる。
このDMA転送中においては、DMA信号205が高レベルと
なっており、よってクロック発生回路２からクロック信
号207がゲート７を介してタイマ回路３へ送出され続け
る。このタイマ回路３においては、送出されたクロック
信号207を計数しており、予め定められた規定時間を超
えた場合に、タイマ回路３からDMA停止信号206が発生さ
れ、よって、強制的にDMAコントローラ１の動作が停止
させられる。こうすることによりDMA転送時間が規定時
間を超えた場合には、強制的にDMA転送を終了すること
ができるようになっている。
なっており、よってクロック発生回路２からクロック信
号207がゲート７を介してタイマ回路３へ送出され続け
る。このタイマ回路３においては、送出されたクロック
信号207を計数しており、予め定められた規定時間を超
えた場合に、タイマ回路３からDMA停止信号206が発生さ
れ、よって、強制的にDMAコントローラ１の動作が停止
させられる。こうすることによりDMA転送時間が規定時
間を超えた場合には、強制的にDMA転送を終了すること
ができるようになっている。
上述した従来のDMA監視回路においては、DMA転送時間
の超過の原因がDMAコントローラ自身にある場合には、
タイマ回路からの停止信号により、DMAコントローラを
リセットしても、DMAコントローラ側ではこれらを受付
けることができない。そのために、DMA転送が終了せず
にメモリ内容が破壊される危険性がある。
の超過の原因がDMAコントローラ自身にある場合には、
タイマ回路からの停止信号により、DMAコントローラを
リセットしても、DMAコントローラ側ではこれらを受付
けることができない。そのために、DMA転送が終了せず
にメモリ内容が破壊される危険性がある。
発明の目的 そこで、本発明はかかる従来のものの欠点を解決すべ
くなされたものであって、その目的とするところは、DM
Aコントローラ自身の原因でDMA転送時間が規定時間を越
えても、メモリ内容の破壊を未然に防止可能なDMA監視
回路を提供することにある。
くなされたものであって、その目的とするところは、DM
Aコントローラ自身の原因でDMA転送時間が規定時間を越
えても、メモリ内容の破壊を未然に防止可能なDMA監視
回路を提供することにある。
発明の構成 本発明によるDMA監視回路は、DMA転送時間をタイマ回
路により計測してこの計測値が規定値を超えた場合に、
DMAコントローラのメモリに対するリード及びライト信
号がメモリへ供給されるのを強制的に禁止するようにし
た構成となっている。
路により計測してこの計測値が規定値を超えた場合に、
DMAコントローラのメモリに対するリード及びライト信
号がメモリへ供給されるのを強制的に禁止するようにし
た構成となっている。
実施例 以下に図面を用いて本発明の実施例を説明する。
第１図は本発明の実施例のブロック図であり、第３図
と同等部分は同一符号により示している。本実施例にお
いては、第３図の従来例に対してバッファ回路６とイン
バータ８とを追加挿入したものであり、他の構成は同一
となっている。
と同等部分は同一符号により示している。本実施例にお
いては、第３図の従来例に対してバッファ回路６とイン
バータ８とを追加挿入したものであり、他の構成は同一
となっている。
第２図は第１図の回路の動作を示す各部信号波形図で
あり、DMA転送時の動作については第３、４図の場合と
全く同一である。このDMA転送時において、転送時間が
規定値を越えると、タイマ回路３によりそれが検出さ
れ、DMAコントローラ１をリセットすると共に、インバ
ータ８を介してバッファ６を禁止状態に制御するのであ
る。
あり、DMA転送時の動作については第３、４図の場合と
全く同一である。このDMA転送時において、転送時間が
規定値を越えると、タイマ回路３によりそれが検出さ
れ、DMAコントローラ１をリセットすると共に、インバ
ータ８を介してバッファ６を禁止状態に制御するのであ
る。
このバッファ６はDMAコントローラ１から出力されて
いるメモリリード信号203及びメモリライト信号204をメ
モリ４及び５へ夫々供給するためのゲート回路となって
いる。従って、このバッファ６のゲート作用により、メ
モリリード信号及びメモリライト信号を強制的にオフと
して、各メモリ4,5のリード、ライト動作を停止させる
のである。
いるメモリリード信号203及びメモリライト信号204をメ
モリ４及び５へ夫々供給するためのゲート回路となって
いる。従って、このバッファ６のゲート作用により、メ
モリリード信号及びメモリライト信号を強制的にオフと
して、各メモリ4,5のリード、ライト動作を停止させる
のである。
発明の効果 この様に構成することにより、DMA転送時間が規定時
間を超えれば、DMAコントローラがリセットされなくて
も、その制御出力はバッファにより禁止されるので、DM
A転送は強制的に停止され、メモリ内容の破壊は防止さ
れるのである。
間を超えれば、DMAコントローラがリセットされなくて
も、その制御出力はバッファにより禁止されるので、DM
A転送は強制的に停止され、メモリ内容の破壊は防止さ
れるのである。
第１図は本発明の実施例のブロック図、第２図は第１図
のブロックの動作波形図、第３図は従来のDMA監視回路
のブロック図、第４図は第３図のブロックの動作波形図
である。 主要部分の符号の説明 １……DMAコントローラ ３……タイマ回路 4,5……メモリ ６……バッファ
のブロックの動作波形図、第３図は従来のDMA監視回路
のブロック図、第４図は第３図のブロックの動作波形図
である。 主要部分の符号の説明 １……DMAコントローラ ３……タイマ回路 4,5……メモリ ６……バッファ
Claims (1)
- 【請求項１】メモリ間のデータ転送を行うダイレクトメ
モリアクセスコントローラの制御によるダイレクトメモ
リアクセス転送時間を計測しこの時間が所定値を超えた
ときに検出信号を発生するタイマ回路と、前記検出信号
に応答して前記ダイレクトメモリアクセスコントローラ
から発生される前記メモリに対するリード及びライト信
号の出力を禁止する禁止回路とを含むことを特徴とする
ダイレクトメモリアクセス監視回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63264428A JP2734563B2 (ja) | 1988-10-20 | 1988-10-20 | ダイレクトメモリアクセス監視回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63264428A JP2734563B2 (ja) | 1988-10-20 | 1988-10-20 | ダイレクトメモリアクセス監視回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02110757A JPH02110757A (ja) | 1990-04-23 |
| JP2734563B2 true JP2734563B2 (ja) | 1998-03-30 |
Family
ID=17403046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63264428A Expired - Lifetime JP2734563B2 (ja) | 1988-10-20 | 1988-10-20 | ダイレクトメモリアクセス監視回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2734563B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102238652B1 (ko) * | 2014-11-12 | 2021-04-09 | 삼성전자주식회사 | 데이터 저장 장치, 이의 작동 방법, 및 이를 포함하는 데이터 처리 시스템의 작동 방법 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS616755A (ja) * | 1984-06-21 | 1986-01-13 | Fujitsu Ltd | デ−タ転送方式 |
| JPH01177663A (ja) * | 1988-01-08 | 1989-07-13 | Canon Inc | Ｄｍａ転送制御方式 |
-
1988
- 1988-10-20 JP JP63264428A patent/JP2734563B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02110757A (ja) | 1990-04-23 |
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