JPH02110757A - ダイレクトメモリアクセス監視回路 - Google Patents
ダイレクトメモリアクセス監視回路Info
- Publication number
- JPH02110757A JPH02110757A JP63264428A JP26442888A JPH02110757A JP H02110757 A JPH02110757 A JP H02110757A JP 63264428 A JP63264428 A JP 63264428A JP 26442888 A JP26442888 A JP 26442888A JP H02110757 A JPH02110757 A JP H02110757A
- Authority
- JP
- Japan
- Prior art keywords
- dma
- memory
- memory access
- direct memory
- dma controller
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000015654 memory Effects 0.000 title claims abstract description 30
- 238000012544 monitoring process Methods 0.000 title description 7
- 238000001514 detection method Methods 0.000 claims 2
- 230000006378 damage Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 7
- 230000004044 response Effects 0.000 description 2
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
反翫欠１
本発明はＤＭＡ （ダイレクトメモリアクセス）監視回
路に関するものである。
路に関するものである。
良米韮韮
従来のＤＭＡ監視回路の例を第３図に示しており、その
各部動作波形を第４図に示している。こ九等両国を参照
すると、ＤＭＡコントローラ１の制御により、メモリ４
からメモリ５ヘデータの転送を行う場合、アドレス信号
２０１及びメモリリード信号２０３がＤＭＡコントロー
ラ１から出力される。これに応答して、メモリ４からデ
ータ２０２が読出され、このリードデータ２０２はＤＭ
Ａコントローラ１へ取込まれる。
各部動作波形を第４図に示している。こ九等両国を参照
すると、ＤＭＡコントローラ１の制御により、メモリ４
からメモリ５ヘデータの転送を行う場合、アドレス信号
２０１及びメモリリード信号２０３がＤＭＡコントロー
ラ１から出力される。これに応答して、メモリ４からデ
ータ２０２が読出され、このリードデータ２０２はＤＭ
Ａコントローラ１へ取込まれる。
しかる後に、アドレス信号２０１、メモリライト信号２
０４及びライトデータ２０２がＤＭＡコントローラ１よ
りメモリ５へ出力される。これに応答して、メモリ５は
ライトデータ２０２を書込むことになり、よってメモリ
４から５へのデータ転送がなされたことになる。
０４及びライトデータ２０２がＤＭＡコントローラ１よ
りメモリ５へ出力される。これに応答して、メモリ５は
ライトデータ２０２を書込むことになり、よってメモリ
４から５へのデータ転送がなされたことになる。
このＤＭＡ転送中においては、ＤＭＡ信号２０５が高レ
ベルとなっており、よってクロック発生回路２からのク
ロック信号２０７がゲート７を介してタイマ回路３へ送
出され続ける。このタイマ回路３においては、送出され
たクロック信号２０７を計数しており、予め定められた
規定時間を超えた場合に、タイマ回路３からＤＭＡ停止
信号２０６が発生され、よって、強制的にＤＭＡコント
ローラ１の動作が停止させられる。こうすることにより
ＤＭＡ転送時間が規定時間を超えた場合には、強制的に
ＤＭＡ転送を終了することができるようになっている。
ベルとなっており、よってクロック発生回路２からのク
ロック信号２０７がゲート７を介してタイマ回路３へ送
出され続ける。このタイマ回路３においては、送出され
たクロック信号２０７を計数しており、予め定められた
規定時間を超えた場合に、タイマ回路３からＤＭＡ停止
信号２０６が発生され、よって、強制的にＤＭＡコント
ローラ１の動作が停止させられる。こうすることにより
ＤＭＡ転送時間が規定時間を超えた場合には、強制的に
ＤＭＡ転送を終了することができるようになっている。
上述した従来のＤＭＡ監視回路においては、ＤＭＡ転送
時間の超過の原因がＤＭＡコントローラ自身にある場合
には、タイマ回路からの停止信号により、ＤＭＡコント
ローラをリセットしても、ＤＭＡコントローラ側ではこ
れを受付けることができない。そのために、ＤＭＡ転送
が終了せずにメモリ内容が破壊される危険性がある。
時間の超過の原因がＤＭＡコントローラ自身にある場合
には、タイマ回路からの停止信号により、ＤＭＡコント
ローラをリセットしても、ＤＭＡコントローラ側ではこ
れを受付けることができない。そのために、ＤＭＡ転送
が終了せずにメモリ内容が破壊される危険性がある。
良班例且善
そこで、本発明はかかる従来のものの欠点を解決すべく
なされたものであって、その目的とするところは、ＤＭ
Ａコントローラ自身の原因でＤＭＡ転送時間が規定時間
を越えても、メモリ内容の破壊を未然に防止可能なりＭ
Ａ監視回路を提供することにある。
なされたものであって、その目的とするところは、ＤＭ
Ａコントローラ自身の原因でＤＭＡ転送時間が規定時間
を越えても、メモリ内容の破壊を未然に防止可能なりＭ
Ａ監視回路を提供することにある。
九肌攻鳳蔦
本発明によるＤＭＡ監視回路は、ＤＭＡ転送時間をタイ
マ回路により計測してこの計測値が規定値を超えた場合
に、ＤＭＡコントローラの出力制御信号がメモリへ供給
されるのを強制的に禁止するようにした構成となってい
る。
マ回路により計測してこの計測値が規定値を超えた場合
に、ＤＭＡコントローラの出力制御信号がメモリへ供給
されるのを強制的に禁止するようにした構成となってい
る。
Ｘ隻週
以下に図面を用いて本発明の詳細な説明する。
第１図は本発明の実施例のブロック図であり、第３図と
同等部分は同一符号により示している。
同等部分は同一符号により示している。
本実施例においては、第３図の従来例に対してバッファ
回路６とインバータ８とを追加挿入したものであり、他
の構成は同一となっている。
回路６とインバータ８とを追加挿入したものであり、他
の構成は同一となっている。
第２図は第１図の回路の動作を示す各部信号波形図であ
り、ＤＭＡ転送時の動作については第３．４図の場合と
全く同一である。このＤＭＡ転送時において、転送時間
が規定値を越えると、タイマ回路３によりそれが検出さ
れ、ＤＭＡコントローラ１をリセットすると共に、イン
バータ８を介してバッファ６を禁止状態に制御するので
ある。
り、ＤＭＡ転送時の動作については第３．４図の場合と
全く同一である。このＤＭＡ転送時において、転送時間
が規定値を越えると、タイマ回路３によりそれが検出さ
れ、ＤＭＡコントローラ１をリセットすると共に、イン
バータ８を介してバッファ６を禁止状態に制御するので
ある。
このバッファ６はＤＭＡコントローラ１から出力されて
いるメモリリード信号２０３及びメモリライト信号２０
４をメモリ４及び５へ夫々供給するなめのゲート回路と
なっている。従って、このバッファ６のゲート作用によ
り、メモリリード信号及びメモリライト信号を強制的に
オフとして、各メそり４．５のリード、ライト動作を停
止させるのである。
いるメモリリード信号２０３及びメモリライト信号２０
４をメモリ４及び５へ夫々供給するなめのゲート回路と
なっている。従って、このバッファ６のゲート作用によ
り、メモリリード信号及びメモリライト信号を強制的に
オフとして、各メそり４．５のリード、ライト動作を停
止させるのである。
光曹Ｆと舛逮
この様に構成することにより、ＤＭＡ転送時間が規定時
間を超えれば、ＤＭＡコントローラがリセットされなく
ても、その制御出力はバッファにより禁止されるので、
ＤＭＡ転送は強制的に停止され、メモリ内容の破壊は防
止されるのである。
間を超えれば、ＤＭＡコントローラがリセットされなく
ても、その制御出力はバッファにより禁止されるので、
ＤＭＡ転送は強制的に停止され、メモリ内容の破壊は防
止されるのである。
第１図は本発明の実施例のブロック図、第２図は第１図
のブロックの動作波形図、第３図は従来のＤＭＡ監視回
路のブロック図、第４図は第３図のブロックの動作波形
図である。 主要部分の符号の説明 １・・・・・・ＤＭＡコントローラ ３・・・・・・タイマ回路 ４．５・・・・・・メモリ ６・・・・・・バッファ
のブロックの動作波形図、第３図は従来のＤＭＡ監視回
路のブロック図、第４図は第３図のブロックの動作波形
図である。 主要部分の符号の説明 １・・・・・・ＤＭＡコントローラ ３・・・・・・タイマ回路 ４．５・・・・・・メモリ ６・・・・・・バッファ
Claims (1)
- （１）メモリ間のデータ転送を行うダイレクトメモリア
クセスコントローラの制御によるダイレクトメモリアク
セス転送時間を計測しこの時間が所定値を超えたときに
検出信号を発生するタイマ回路と、前記検出信号に応答
して前記ダイレクトメモリアクセスコントローラから発
生される制御信号の出力を禁止する禁止回路とを含むこ
とを特徴とするダイレクトメモリアクセス監視回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63264428A JP2734563B2 (ja) | 1988-10-20 | 1988-10-20 | ダイレクトメモリアクセス監視回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63264428A JP2734563B2 (ja) | 1988-10-20 | 1988-10-20 | ダイレクトメモリアクセス監視回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02110757A true JPH02110757A (ja) | 1990-04-23 |
| JP2734563B2 JP2734563B2 (ja) | 1998-03-30 |
Family
ID=17403046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63264428A Expired - Lifetime JP2734563B2 (ja) | 1988-10-20 | 1988-10-20 | ダイレクトメモリアクセス監視回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2734563B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20160132237A1 (en) * | 2014-11-12 | 2016-05-12 | Ha Neul Jeong | Data storage device, data processing system and method of operation |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS616755A (ja) * | 1984-06-21 | 1986-01-13 | Fujitsu Ltd | デ−タ転送方式 |
| JPH01177663A (ja) * | 1988-01-08 | 1989-07-13 | Canon Inc | Ｄｍａ転送制御方式 |
-
1988
- 1988-10-20 JP JP63264428A patent/JP2734563B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS616755A (ja) * | 1984-06-21 | 1986-01-13 | Fujitsu Ltd | デ−タ転送方式 |
| JPH01177663A (ja) * | 1988-01-08 | 1989-07-13 | Canon Inc | Ｄｍａ転送制御方式 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20160132237A1 (en) * | 2014-11-12 | 2016-05-12 | Ha Neul Jeong | Data storage device, data processing system and method of operation |
| CN105589661A (zh) * | 2014-11-12 | 2016-05-18 | 三星电子株式会社 | 数据存储装置、数据处理系统和操作方法 |
| US10496281B2 (en) | 2014-11-12 | 2019-12-03 | Samsung Electronics Co., Ltd. | Data storage device, data processing system and method of operation |
| CN105589661B (zh) * | 2014-11-12 | 2020-09-22 | 三星电子株式会社 | 数据存储装置、数据处理系统和操作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2734563B2 (ja) | 1998-03-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR960007839B1 (ko) | 데이타 전송 제어 장치 | |
| US5287486A (en) | DMA controller using a programmable timer, a transfer counter and an or logic gate to control data transfer interrupts | |
| US5577195A (en) | Semiconductor data storage device with means for protecting data upon external power supply connection and disconnection | |
| JPH02110757A (ja) | ダイレクトメモリアクセス監視回路 | |
| KR870011521A (ko) | 컴퓨터를 사용한 엔진제어시스템의 데이터 보호장치 | |
| JPS6055916B2 (ja) | タイミング回路 | |
| JPS6315347A (ja) | 情報保存方式 | |
| JPH0436426B2 (ja) | ||
| JPH01273287A (ja) | 半導体記憶回路装置 | |
| JPH06332808A (ja) | データ保護装置 | |
| JPH02171935A (ja) | マイクロプロセッサの暴走防止回路 | |
| JPH0974694A (ja) | 無停電電源装置 | |
| JPS61283939A (ja) | メモリ保護回路 | |
| JPS6224497A (ja) | メモリ回路 | |
| JPH01237742A (ja) | メモリ保護回路 | |
| JPS6359167B2 (ja) | ||
| JPS5679324A (en) | Memory access system | |
| JPS57111720A (en) | System for data protection of data transfer control | |
| JPS61267843A (ja) | アクセス保護装置 | |
| JPS6297172A (ja) | フロツピイデイスク装置 | |
| JPH0140433B2 (ja) | ||
| JPH0259917A (ja) | 初期化回路 | |
| JPS60201420A (ja) | プロセツサリセツト方式 | |
| JPS61198489A (ja) | バブルカセツト装置 | |
| JPH01205257A (ja) | 集積回路 |