JPS6224497A - メモリ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 失血光１ 本発明は、メモリ回路に関し、特に記憶データの保持動
作が必要なダイナミック・メモリを用いたメモリ回路に
関する。

１旦弦韮 従来この種のメモリ回路として第４図に示すものがあっ
た。図において、１はダイナミック・メモリであり、デ
ータ書き込み後一定期間内に記憶データの保持動作を必
要とする。このダイナミック・メモリ１はＣＰＵ　（中
央処理装置）２とデータバス３及びアドレスバス４を介
して接続されている。５はダイナミック・メモリ１を制
御するメモリ・コントロール回路であり、アドレスバス
４及び制御バス６を介してＣＰＵ２と接続されると共に
、メモリ制御バス７を介してダイナミック・メモリ１と
接続されている。ＣＰＵ２はダイナミック・メモリ１に
対して記憶データの保持動作を行なわせるためのデータ
保持信号を発生ずるデータ保持信号発生回路８を内蔵し
ている。データ保持信号はアドレスバス４及び制御バス
６上のデータに基づいて生成される。

かかる構成において、ＣＰＵ２に内蔵されたデータ保持
信号発生回路８は、ＣＰＩＪ２の動作中のみ、その動作
に影響を及ぼさない期間において所定周期でデータ保持
信号を発生する。

このように、ＣＰＵ２に内蔵されているデータ保持信号
発生回路８を用いた従来のメモリ回路では、ＣＰＵ２の
動作が中断するとデータ保持信号を発生し得ないという
欠点がある。

また、かかる欠点を除去すべくなされたメモリ回路も知
られており、その回路構成を第５図に示す。図において
、第４図と同等部分は同一符号により示されており、ダ
イナミック・メモリ１に対して記憶データの保持動作を
行なわせるだめのデータ保持信号を発生するデータ保持
信号発生回路９が別に設けられている。１０はメモリ１
とｌ１０（入出力）装置や他の装置との間でＣＰＵ２を
介さずに直接データの転送を行なうデータ高速転送（Ｄ
ＭＡ）回路であり、ダイナミック・メモリ１とデータバ
ス３及びアドレスバス４を介して接続されている。

データ保持信号発生回路っは、第６図に示すように、例
えばＣＰＵ２で生成されるクロック（ａ）をカウントす
るカウンタ１１と、このカウンタ１１のカウント出力に
応答してデータ保持信号を発生する信号発生回路１２と
から構成されている。

カウンタ１１のカウント出力は、信号ライン１３を介し
て第５図におけるＣＰＵ２及びデータ高速転送回路１０
にも供給され、これらの動０作を停止する停止信号（ｂ
）となる。

かかるメモリ回路において、データ保持信号発生回路９
のカウンタ１１からはある一定周期でカウント出力が発
生されるので、データ保持信号は上記一定周期で発生さ
れることになる。このデータ保持信号が他の回路、例え
ばＣＰＵ２やデータ高速転送回路１０とアドレスバス４
上や制御バス６上で競合することを防ぐため、データ保
持信号が発生する期間はＣＰＵ２やデータ高速転送回路
１０の動作を停止信号（ｂ）により停止させる。

このように構成された従来のメモリ回路では、ダイナミ
ック・メモリ１のアクセス頻度に拘らず一定周期で記憶
データの保持動作が行なわれるので、ダイナミック・メ
モリ１がアクセスされ、データ保持の動作が不要な期間
にも、一定周期で発生されるデータ保持信号によりデー
タ保持動作が行なわれることになり、その結果システム
として処理速度が遅くなる等の欠点があった。

ｌ豆五且１ 本発明は、上記のような従来のものの欠点を除去すべく
なされ！ζもので、不必要なデータ保持動作を行なわな
いようにすることにより、システムとしての処理速度の
高速化を可能としたメモリ回路を提供することを目的と
する。

本発明によるメモリ回路は、ダイナミック・メモリのア
クセス頻度が所定頻度以上のとき検出出力を発生するア
クセス頻度検出手段を有し、この検出出力に応答してデ
ータ保持信号の発生を停止する構成となっている。

支−凰−１ 以下、本発明の実施例を図に基づいて詳細に説明する。

第１図は本発明に一実施例を示すブロック図であり、図
中第４図と同等部分は同一符号により示されている。図
において、メモリとしてダイナミック・メモリ１の他に
、ＲＯＭ（リード・オンリ・メモリ）１４及びスタティ
ック・メモリ１５が設けられており、これらメモリはデ
ータバス３及びアドレスバス４を介してＣＰＵ２及びデ
ータ高速転送回路１０に接続されると共に、データバス
３を介してＴ１０データバツフア１６にも接続されてい
る。データ高速転送回路１０は、ＤＭＡ制御バス１７、
Ｉ１０コントロール回路１８及び■１０ハンドシェイク
バス１９を介して外部とのハンドシェイクを行なう。デ
ータバス３上のデータはＴ１０データバツフア１６を通
してＩ１０データバス２０に順次送出される。″ ダイナミック・メモリ１に対して記憶データの保持動作
を行なわせるためのデータ保持信号を発生するデータ保
持信号発生回路２１が設けられており、このデータ保持
信号発生回路２１はアドレスバス４及び制御バス６を介
してＣＰＵ２と接続されると共に、アドレスバス４を介
してダイナミック・メモリ１にも接続されており、さら
に信号ライン１３を介してＣＰＵ２及びデータ高速転送
回路１０と接続され、これら回路に対してその動作を停
止せしめるための停止信号を送出でる。

データ保持信号発生回路２１の構成を第２図に示す。図
中第６図と同等部分は同一符号により示されており、ダ
イナミック・メモリ１がアクセスされたことを検出する
アクセス検出回路２２が設けられている。このアクセス
検出回路２２はダイナミック・メモリ１がアクセスされ
る毎にカウンタ１１に対してリセット信号（Ｃ）を送出
する。

次に、本発明の作用について説明する。

まず、ダイナミック・メモリ１のデータ転送について第
３図にフローチャートを参照しつつ説明するに、ステッ
プ１にてダイナミック・メモリ１にデータを作成し、続
いてデータ高速転送回路１０を初期化しくステップ２）
、当該データ高速転送回路１０に゛′転送スタート″命
令を与える（ステップ３）。これにより、ダイナミック
・メモリ１中のデータがデータ高速転送回路１０によっ
て１１０データバツフア１°６を通してＩ１０データバ
ス２０に順次送出され、Ｉ１０ハンドシェイクバス１９
、Ｉ１０コントロール回路１８及びＯＭ八副制御バス１
フより外部とのハンドシェイクが行なわれ、Ｉ１０デー
タバス２０上のデータが外部へ転送されることになる（
ステップ４）。そして、データ高速転送回路１０にパ転
送ストップ″命令を与え（ステップ５）、終了となる。

第２図において、データ保持信号発生回路２１はある一
定期間ダイナミック・メモリ１がアクセスされないと、
カウンタ１１よりＣＰＵ２及びデータ高速転送回路１０
に対し停止信号（ｂ）を送出すると共に、ダイナミック
・メモリ１に対しデータ保持信号を与える。

、本実施例では、ダイナミック・メモリ１が順次アクセ
スされ、ダイナミック・メモリ１のデータ保持特性（Ｎ
［ｍ５ｅｃ］内に下位Ｍ　ｂｉｔのアドレスに対してデ
ータ保持動作を行なえば、記憶データを保持できるとい
う特性）を満足し得る速度でデータが外部Ｉ１０に転送
されれば、データ保持信号発生回路２１によるデータ保
持動作は不要となる。すなわち、ダイナミック・メモリ
１を順次アクセスすることにより、下位のＭ　ｂｉｔは
繰り返し動作を行ないく例えば、００００．０００１．
〜１１１１．００００、０００１．〜）　、Ｎ　［ｍ５
ｅｃｌ内に２Ｍ個のデータがダイナミック・メモリ１内
から読み出されれば（或は書き込まれれば）、データ保
持特性を満足することになる。換言すれば、Ｎ÷２Ｍ［
ｍ５ｅｃ］に１回ダイナミック・メモリ１内からデータ
を読み出せば（或は書き込めば）、記憶データの保持は
行なわれるのである。

本実施例におけるデータ保持信号発生回路２１は、カウ
ンタ１１の設定により、Ｎ÷２Ｍ［ｍ５ｅｃｌ内にアク
セス検出回路２２からリセット信号（Ｃ）が発生されな
い場合、即ちＮ÷２Ｍ［ｍ５ｅｃ］内にダイナミック・
メモリ１のアクセスがない場合、始めてデータ保持動作
を行なうべくデータ保持信号をダイナミック・メモリ１
に対して送出する。

換言すれば、データ保持信号発生回路２１においては、
カウンタ１１及びアクセス検出回路２２によってダイナ
ミック・メモリ１のアクセス時間、即ちアクセス頻度が
検出され、アクセス時間が所定時間（Ｎ÷２Ｍ［ｍ５ｅ
ｃ］　）より短いときはデータ保持信号の発生を停止す
るのである。なお、当然のことながら、上記所定時間は
カウンタ１１の設定で自由に行なうことができる。

以上の作用により、外部Ｉ１０とのデータ転送に際し、
外部Ｉ１０とのハンドシェイクの速度が変化した場合で
も、必要に応じて自動的にデータ保持を行なうことがで
きるのである。

なお、データ転送において、始めからデータ転送がある
一定期間中にメモリのアクセスを行なうことがわかって
いる場合には、ＣＰＵ２によって強制的にデータ保持信
号の発生を禁止する方法も考えられる。

λ用皮皇ヌ 以上説明したように、本発明によるメモリ回路によれば
、ダイナミック・メモリのアクセス頻度。

に応じてデータ保持信号の発生を禁止する構成となって
いるので、ダイナミック・メモリを使用することによる
データ保持動作のための処理を最小限にすることができ
、メモリ回路を使用しているシステムの処理能力の高速
化が可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
第１図におけるデータ保持信号発生回路の具体例を示す
ブロック図、第３図は第１の動作を説明するためのフロ
ーチャート、第４図は従来例を示すブロック図、第５図
は他の従来例を示すブロック図、第６図は第５図におけ
るデータ保持信号発生回路の構成を示すブロック図であ
る。 主要部分の符号の説明 １・・・・・・ダイナミック・メモリ ２・・・ＣＰＵ ３・・・・・・データバス ４・・・・・・アドレスバス ９．２１・・・・・・データ保持信号発生回路１０・・
・・・・データ高速転送回路 １１・・・・・・カウンタ １２・・・・・・信号発生回路

Claims (2)

【特許請求の範囲】
1. （１）記憶データの保持動作が必要なダイナミック・メ
   モリと、前記ダイナミック・メモリに対してデータ保持
   信号を発生するデータ保持信号発生手段とを備えたメモ
   リ回路であつて、前記ダイナミック・メモリのアクセス
   頻度が所定頻度以上のとき検出出力を発生するアクセス
   頻度検出手段を有し、前記データ保持信号発生手段は前
   記検出出力に応答して前記データ保持信号の発生を停止
   することを特徴とするメモリ回路。
2. （２）前記アクセス頻度検出手段は、前記ダイナミック
   ・メモリのアクセス時間が所定時間より短いとき前記検
   出出力を発生することを特徴とする特許請求の範囲第１
   項記載のメモリ回路。