JPS60121582A - 半導体情報記憶装置 - Google Patents
半導体情報記憶装置Info
- Publication number
- JPS60121582A JPS60121582A JP22867483A JP22867483A JPS60121582A JP S60121582 A JPS60121582 A JP S60121582A JP 22867483 A JP22867483 A JP 22867483A JP 22867483 A JP22867483 A JP 22867483A JP S60121582 A JPS60121582 A JP S60121582A
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- JP
- Japan
- Prior art keywords
- address
- register
- data
- input
- line
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、読み出しの高速化を図った半導体情報記憶
装置（以下メモリとい５）に関するものである。
装置（以下メモリとい５）に関するものである。
従来のメモリのブロック図を第１図に示す０この図にお
いて、１はアクセスすべき番地を外部から供与するため
の外部アドレス線、２は選択すべきメモリ内の番地を記
憶しておくためのアドレスレジスタ、３は内部アドレス
線、４は実際の情報記憶媒体であるメモリセル群、５は
外部出力データ線である。
いて、１はアクセスすべき番地を外部から供与するため
の外部アドレス線、２は選択すべきメモリ内の番地を記
憶しておくためのアドレスレジスタ、３は内部アドレス
線、４は実際の情報記憶媒体であるメモリセル群、５は
外部出力データ線である。
次に動作について説明する。
メモリセル群４に書き込まれているデータを読み出す場
合、まず、外部アドレス線１よりそのデータの書き込ま
れているアドレスを人力することによって７ドレスレジ
スタ２にそのアドレスが格納される。格納されたアドレ
スは、内部アドレス線３を介してメモリセル群４に伝達
される。この結果、指定されたアドレスに対応するデー
タが読み出し入力によってメモリセル群４より外部出力
データ線５に出力される。
合、まず、外部アドレス線１よりそのデータの書き込ま
れているアドレスを人力することによって７ドレスレジ
スタ２にそのアドレスが格納される。格納されたアドレ
スは、内部アドレス線３を介してメモリセル群４に伝達
される。この結果、指定されたアドレスに対応するデー
タが読み出し入力によってメモリセル群４より外部出力
データ線５に出力される。
次に、メモリセル群４の他のアドレスに書き込まれたデ
ータを読み出す場合、再度そのアドレスを外部アドレス
線１より入力することによって上述の動作が行われ、希
望するデータを読み出すことができる。
ータを読み出す場合、再度そのアドレスを外部アドレス
線１より入力することによって上述の動作が行われ、希
望するデータを読み出すことができる。
従来のメモリは以上のように構成されているので、複数
の７ドレスに書き込まれているデータを読み出す場合、
その都度アドレスをメモリセル群４に伝達する必要があ
り、アドレスが確定してから初めてメモリセル群４の中
から必要なアドレスを選択し、その内容を取り出して外
部に送出するという手順が踏まれているため、読み出り
時間が長いという欠点があった。
の７ドレスに書き込まれているデータを読み出す場合、
その都度アドレスをメモリセル群４に伝達する必要があ
り、アドレスが確定してから初めてメモリセル群４の中
から必要なアドレスを選択し、その内容を取り出して外
部に送出するという手順が踏まれているため、読み出り
時間が長いという欠点があった。
この発明は、上記のような従来のものの欠点を除去する
ためになされたもので、連続したアドレスの内容を読み
出す場合、アドレスインフレメンタ（アドレスデクレメ
ンタ）、出力データレジスタおよびストップアドレスレ
ジスタを内蔵することにより、自動的に希望するアドレ
ス内のデータを高速に読み出すことのできるメモリを提
供することを目的としている。
ためになされたもので、連続したアドレスの内容を読み
出す場合、アドレスインフレメンタ（アドレスデクレメ
ンタ）、出力データレジスタおよびストップアドレスレ
ジスタを内蔵することにより、自動的に希望するアドレ
ス内のデータを高速に読み出すことのできるメモリを提
供することを目的としている。
以下、この発明の一実施例を第２図によって説明する。
第２図において、１〜５を従来構成と同じである。６は
内部出力データ線、Ｔは次にアクセスされる番地のメモ
リ内容をあらかじめ取り出しておいて格納しておくため
の出力データレジスタ、８は前記アドレスレジスタ２の
内容を１７ドレス増減させるためのインフレメンタ（ま
たはデクレメンタ）、９は連続したアドレスの最後の７
ドレスを格納しておくストップアドレスレジスタ、１０
は前記アドレスレジスタ２とストップアドレスレジスタ
９が一致したことを検出し、インフレメンタ８を禁止す
るための一致回路、１１はストップアドレスを外部から
与えるための外部入力データ線、１２は前記インフレメ
ンタ８を動作させるための読み出し入力（而）、１３は
前記インフレメンタ８を禁止するための信号である〇 以下、動作の詳細を具体例で説明する。
内部出力データ線、Ｔは次にアクセスされる番地のメモ
リ内容をあらかじめ取り出しておいて格納しておくため
の出力データレジスタ、８は前記アドレスレジスタ２の
内容を１７ドレス増減させるためのインフレメンタ（ま
たはデクレメンタ）、９は連続したアドレスの最後の７
ドレスを格納しておくストップアドレスレジスタ、１０
は前記アドレスレジスタ２とストップアドレスレジスタ
９が一致したことを検出し、インフレメンタ８を禁止す
るための一致回路、１１はストップアドレスを外部から
与えるための外部入力データ線、１２は前記インフレメ
ンタ８を動作させるための読み出し入力（而）、１３は
前記インフレメンタ８を禁止するための信号である〇 以下、動作の詳細を具体例で説明する。
７ モリセル＃４に誓き込まれている１６進数表示で「
２０」番地からｒＡＦＪ番地までのデータを連続的に読
み出す場合も考えられる。まず、ストップアドレスとし
てｌ’−ＡＦＪを外部入力データ線１１よりストップア
ドレスレジスタ９に書き込んでおく。次に、スタートア
ドレスの「２０」を外部アドレス線１より入力すると、
それが７ドレスレジスタ２．内部アドレス線３を介して
メモリセル群４に伝達される。そして、メモリセル＃４
の「２０」番地のデータが内部出力データ線６を介して
出力データレジスタ１に格納される。ここで、読み出し
入力（以下ＲＤ人力というン１２を活性にすること罠よ
って「２０」番地のデータが外部出力データ線５へ出力
される。一方、「２０」番地のデータが読み出された後
、几り入力１２を不活性にすると同時にインフレメンタ
８が働き、アドレスを一１″だけ増加させ、アドレスレ
ジスタ２の内容を「２１」に書き換える。アドレスが変
わると、再び上述の動作が行われ、「２１」番地のデー
タが出力データレジスタ１に格納された後、次の面入力
１２を活性にすることによって「２１」番地のデータが
読み出される。このように、几り入力１２によって順次
アドレスがインクレメントしていき、アドレスｒＡＦＪ
が７ドレスレジスタ２に書き込まれると、メモリセル群
４の「ＡＦ」番地のデータを出力データレジスタＴＫ格
納すると同時に、一致回路１０の働きによってストップ
アドレスレジスタ９に書き込まれているストップアドレ
ス「ＡＦ」と一致したことを検出し、インフレメンタ８
を禁止する。
２０」番地からｒＡＦＪ番地までのデータを連続的に読
み出す場合も考えられる。まず、ストップアドレスとし
てｌ’−ＡＦＪを外部入力データ線１１よりストップア
ドレスレジスタ９に書き込んでおく。次に、スタートア
ドレスの「２０」を外部アドレス線１より入力すると、
それが７ドレスレジスタ２．内部アドレス線３を介して
メモリセル群４に伝達される。そして、メモリセル＃４
の「２０」番地のデータが内部出力データ線６を介して
出力データレジスタ１に格納される。ここで、読み出し
入力（以下ＲＤ人力というン１２を活性にすること罠よ
って「２０」番地のデータが外部出力データ線５へ出力
される。一方、「２０」番地のデータが読み出された後
、几り入力１２を不活性にすると同時にインフレメンタ
８が働き、アドレスを一１″だけ増加させ、アドレスレ
ジスタ２の内容を「２１」に書き換える。アドレスが変
わると、再び上述の動作が行われ、「２１」番地のデー
タが出力データレジスタ１に格納された後、次の面入力
１２を活性にすることによって「２１」番地のデータが
読み出される。このように、几り入力１２によって順次
アドレスがインクレメントしていき、アドレスｒＡＦＪ
が７ドレスレジスタ２に書き込まれると、メモリセル群
４の「ＡＦ」番地のデータを出力データレジスタＴＫ格
納すると同時に、一致回路１０の働きによってストップ
アドレスレジスタ９に書き込まれているストップアドレ
ス「ＡＦ」と一致したことを検出し、インフレメンタ８
を禁止する。
次のＲＤ入力１２が活性になると、最終アドレスｌ”Ａ
ＦＪのデータが読み出されるがインフレメンタ８が禁止
されたことによってアドレスレジスタ２の内容は「ＡＦ
」のままとなる。
ＦＪのデータが読み出されるがインフレメンタ８が禁止
されたことによってアドレスレジスタ２の内容は「ＡＦ
」のままとなる。
以上のように７ドレスが連続している場合、メモリセル
群４の読み出し時間が不安となるので、従来の方法より
読み出しは高速に行われる。アドレスが減少する方向で
もデクレメンタ８がアドレスな“ｌ″ずつデクレメンタ
して行くことで、他は全く同様の動きを行い高速の読み
出しを行うことかできる。
群４の読み出し時間が不安となるので、従来の方法より
読み出しは高速に行われる。アドレスが減少する方向で
もデクレメンタ８がアドレスな“ｌ″ずつデクレメンタ
して行くことで、他は全く同様の動きを行い高速の読み
出しを行うことかできる。
次に、不連続なアドレスのデータを読み出す場合は、ス
トップアドレスとしては使用されないアドレス、例えば
ｌ”ＯＯＪをストップアドレスレジスタ９に書き込んで
おき、この「００」ではインフレメンタ（またはデクレ
メンタ）８を禁止するよう圧しておく。まず、外部入力
データ線１１よりストップアドレスレジスタ９に［ＯＯ
Ｊを書き込み、信号１３を活性にすることＫよりインフ
レメンタＢを禁止した後、外部アドレス線１より７ドレ
スを入力することによって不連続な７ドレスの場合でも
従来通りの読み出しが呵能となる。この場合は、従来の
方法と同じアクセス時間となる。
トップアドレスとしては使用されないアドレス、例えば
ｌ”ＯＯＪをストップアドレスレジスタ９に書き込んで
おき、この「００」ではインフレメンタ（またはデクレ
メンタ）８を禁止するよう圧しておく。まず、外部入力
データ線１１よりストップアドレスレジスタ９に［ＯＯ
Ｊを書き込み、信号１３を活性にすることＫよりインフ
レメンタＢを禁止した後、外部アドレス線１より７ドレ
スを入力することによって不連続な７ドレスの場合でも
従来通りの読み出しが呵能となる。この場合は、従来の
方法と同じアクセス時間となる。
なお、上記実施例では、ストップアドレスレジスタ９を
メモリセル群４とは別に設けたが、メモリセル群４の一
部をストップアドレスレジスタ９として使用することに
よっても上記実施例と同様の効果が得られる。
メモリセル群４とは別に設けたが、メモリセル群４の一
部をストップアドレスレジスタ９として使用することに
よっても上記実施例と同様の効果が得られる。
〔発明の効果」
以上説明したように、この発明は、インフレメンタまた
はデクレメンタと、ストップアドレスレジスタと、この
ストップアドレスレジスタとインフレメンタまたはデク
レメンタとの内存の一致を検出し、インフレメンタまた
はデクレメンタを禁止する一致回路とを設けたので、ア
ドレスが不連続な場合には従来と同じアクセス時間であ
るが、アドレスが連続する場合には一々アドレスを読み
取る必要がなくなるので、従来の方法より高速となる。
はデクレメンタと、ストップアドレスレジスタと、この
ストップアドレスレジスタとインフレメンタまたはデク
レメンタとの内存の一致を検出し、インフレメンタまた
はデクレメンタを禁止する一致回路とを設けたので、ア
ドレスが不連続な場合には従来と同じアクセス時間であ
るが、アドレスが連続する場合には一々アドレスを読み
取る必要がなくなるので、従来の方法より高速となる。
そして、一般にはアドレスが連続する場合が多いので、
この発明によりメモリの平均的なアクセス時間の短縮が
期待できる。
この発明によりメモリの平均的なアクセス時間の短縮が
期待できる。
第１図は従来のメモリの読み出しを示すブロック図、第
２図はこの発明の一実施例の構成を示すブロック図であ
る。 図中、１は外部アドレス線、２はアドレスレジスタ、３
は内部７ドレ入線、４はメモリセル群、５は外部出力デ
ータ線、６は内部出力データ線、１は出力データレジス
タ、８はインフレメンタまたはデクレメンタ、９はスト
ップアドレスレジスタ、１０は一致回路、１１は外部入
力データ線、１２は読み出し人力、１３はインフレメン
タまたはデクレメンタを禁止する信号である。 なお、図中の同一符号は同一または相当部分を示す。 代理人 大岩増雄 （外２名） 第２図 ［− 手続補正書（自発） ５９５２９ 昭和 年 月 日 １、事件の表示 特願昭 ５８−２２８６７４号２、発
明の名利、 半導体情報記憶装置３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号名 称
（６０１）三菱電機株式会社 代表者片山仁八部 ４代理人 住 所 東京都千代田区丸の内二丁目２番３号三菱電機
株式会社内 ５、補正の対象 明細書の発明の詳細な説明の欄および図面６、補正の内
容 （１）明細書第４頁５行の「１〜５を」を、「１〜５は
」と補正する。 （２）同じく第５頁３行の「場合も考えられる。」を、
「場合を考える。Ｊと補正する。 （３）同じく第５頁１２行、第６頁２行、同じく１１行
の「ＲＤ入力１２」を、いずれも「ｎ人力１２」と補正
する。 （４）同じく第６頁１６行の「不安」を、「不要」と補
正する。 （５）同じく第８頁７行〜８行の「読み取る」を、「入
力するｊと補正する。 （６） 図面第２図を別紙のように補正する。 以上
２図はこの発明の一実施例の構成を示すブロック図であ
る。 図中、１は外部アドレス線、２はアドレスレジスタ、３
は内部７ドレ入線、４はメモリセル群、５は外部出力デ
ータ線、６は内部出力データ線、１は出力データレジス
タ、８はインフレメンタまたはデクレメンタ、９はスト
ップアドレスレジスタ、１０は一致回路、１１は外部入
力データ線、１２は読み出し人力、１３はインフレメン
タまたはデクレメンタを禁止する信号である。 なお、図中の同一符号は同一または相当部分を示す。 代理人 大岩増雄 （外２名） 第２図 ［− 手続補正書（自発） ５９５２９ 昭和 年 月 日 １、事件の表示 特願昭 ５８−２２８６７４号２、発
明の名利、 半導体情報記憶装置３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号名 称
（６０１）三菱電機株式会社 代表者片山仁八部 ４代理人 住 所 東京都千代田区丸の内二丁目２番３号三菱電機
株式会社内 ５、補正の対象 明細書の発明の詳細な説明の欄および図面６、補正の内
容 （１）明細書第４頁５行の「１〜５を」を、「１〜５は
」と補正する。 （２）同じく第５頁３行の「場合も考えられる。」を、
「場合を考える。Ｊと補正する。 （３）同じく第５頁１２行、第６頁２行、同じく１１行
の「ＲＤ入力１２」を、いずれも「ｎ人力１２」と補正
する。 （４）同じく第６頁１６行の「不安」を、「不要」と補
正する。 （５）同じく第８頁７行〜８行の「読み取る」を、「入
力するｊと補正する。 （６） 図面第２図を別紙のように補正する。 以上
Claims (1)
- 外部アドレス線から入力されたアドレスを７ドレスレジ
スタに記憶し、メモリセル群中の前記アドレスのデータ
を外部出力データ線に出力する半導体情報記憶装置にお
いて、前記アドレスレジスタに接続されるデータの出力
ごとに７ドレスレジスタのアドレスを１１次増加または
減少させるインフレメンタまたはデクレメンタと、スト
ップアドレスレジスタと、前記インフレメンタまたはデ
クレメンタと前記ストップアドレスレジスタの内容の一
致を検出し前記インフレメンタまたはデクレメンタを禁
止する一致回路を設けたことを特徴とする半導体情報記
憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22867483A JPS60121582A (ja) | 1983-12-02 | 1983-12-02 | 半導体情報記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22867483A JPS60121582A (ja) | 1983-12-02 | 1983-12-02 | 半導体情報記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60121582A true JPS60121582A (ja) | 1985-06-29 |
Family
ID=16880032
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22867483A Pending JPS60121582A (ja) | 1983-12-02 | 1983-12-02 | 半導体情報記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60121582A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62211767A (ja) * | 1986-03-12 | 1987-09-17 | Fujitsu Ltd | 間接アクセス制御方式 |
| JPH02100149A (ja) * | 1988-10-06 | 1990-04-12 | Nec Corp | マイクロコンピュータ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5279629A (en) * | 1975-12-25 | 1977-07-04 | Casio Comput Co Ltd | Information processing unit |
-
1983
- 1983-12-02 JP JP22867483A patent/JPS60121582A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5279629A (en) * | 1975-12-25 | 1977-07-04 | Casio Comput Co Ltd | Information processing unit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62211767A (ja) * | 1986-03-12 | 1987-09-17 | Fujitsu Ltd | 間接アクセス制御方式 |
| JPH02100149A (ja) * | 1988-10-06 | 1990-04-12 | Nec Corp | マイクロコンピュータ |
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