JPS62211767A - 間接アクセス制御方式 - Google Patents
間接アクセス制御方式Info
- Publication number
- JPS62211767A JPS62211767A JP61055303A JP5530386A JPS62211767A JP S62211767 A JPS62211767 A JP S62211767A JP 61055303 A JP61055303 A JP 61055303A JP 5530386 A JP5530386 A JP 5530386A JP S62211767 A JPS62211767 A JP S62211767A
- Authority
- JP
- Japan
- Prior art keywords
- register
- indirect
- idd
- ida
- indirect address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 230000010365 information processing Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は、主副の複数プロセッサで構成され主プロセッ
サがアクセスする副プロセッサのレジスタ群の間接アド
レス・レジスタに自動更新機構を付設し、間接アドレス
・レジスタのアクセスによって自動更新機構を作動させ
るとともに、間接データ・レジスタのセットクロックを
出力し、連続して大量のレジスタの間接アクセスを短時
間で可能とする。
サがアクセスする副プロセッサのレジスタ群の間接アド
レス・レジスタに自動更新機構を付設し、間接アドレス
・レジスタのアクセスによって自動更新機構を作動させ
るとともに、間接データ・レジスタのセットクロックを
出力し、連続して大量のレジスタの間接アクセスを短時
間で可能とする。
本発明は、複数の主副プロセッサ間の間接アクセス制御
方式に係り、特に両プロセッサが非同期で動作をする場
合の間接アクセス制御方式に関するものである。
方式に係り、特に両プロセッサが非同期で動作をする場
合の間接アクセス制御方式に関するものである。
最近、情報処理の分野で主副プロセッサを用いたマルチ
プロセッサシステムが広く用いられている。この各々の
プロセッサは、非同期で動作しており、この両者間でデ
ータを転送するのである。
プロセッサシステムが広く用いられている。この各々の
プロセッサは、非同期で動作しており、この両者間でデ
ータを転送するのである。
この転送は副プロセッサ内のレジスタ群を主プロセッサ
がアクセスする間接アクセスによって行われている。
がアクセスする間接アクセスによって行われている。
従って、この転送処理を速くするために、間接アクセス
の速い間接アクセス制御方式が要望されている。
の速い間接アクセス制御方式が要望されている。
［従来の技術〕
従来、主副プロセッサのデータ転送は、第３図に示すよ
うに構成されている。即ち、主プロセッサ１は、信号の
送受信を司るドライバ１−１とレシーバ１−２を有して
おり、このドライバ１−１ とレジーバ１−２が共通バ
ス３を介して、副プロセッサ之のレシーバ２−２とドラ
イバ２−１に接続されている。
うに構成されている。即ち、主プロセッサ１は、信号の
送受信を司るドライバ１−１とレシーバ１−２を有して
おり、このドライバ１−１ とレジーバ１−２が共通バ
ス３を介して、副プロセッサ之のレシーバ２−２とドラ
イバ２−１に接続されている。
レシーバ２−２は、レジスタ群２−３の間接アドレスを
保持する間接アドレス・レジスタ２−４とレジスタ群の
間接データを保持する間接データ・レジスタ２−５とに
接続されている。ドライバ２−１は間接データ・レジス
タ２−５に接続されている。
保持する間接アドレス・レジスタ２−４とレジスタ群の
間接データを保持する間接データ・レジスタ２−５とに
接続されている。ドライバ２−１は間接データ・レジス
タ２−５に接続されている。
副プロセッサ２はクロック制御回路２−７が設けてあり
、このクロック制御回路２−７は間接データ・（以後ｉ
ＤＤと記す）レジスタ２−５にデータのセントすること
を指示するｉＤＤセント信号をアンド回路２−８を介し
てｉｎ［ｌレジスタ２−５に出力する。アンド回路２−
８の他端子にはクロックが入力されている。
、このクロック制御回路２−７は間接データ・（以後ｉ
ＤＤと記す）レジスタ２−５にデータのセントすること
を指示するｉＤＤセント信号をアンド回路２−８を介し
てｉｎ［ｌレジスタ２−５に出力する。アンド回路２−
８の他端子にはクロックが入力されている。
クロック制御回路２−７は間接アドレス（以後ｉＤＡと
記す）・レジスタ２−４にｉＤＡをセットすることを指
示するｉＤＡセント信号をアンド回路２−９を介して行
う。なお、アンド回路２−９の他入力端はクロック信号
が入力されている。
記す）・レジスタ２−４にｉＤＡをセットすることを指
示するｉＤＡセント信号をアンド回路２−９を介して行
う。なお、アンド回路２−９の他入力端はクロック信号
が入力されている。
主プロセッサ１が副プロセッサ２のレジスタ群２−３を
アクセスする際には、ｉＤＡをｉＤＡ レジスタ２−４
にセットし、ｉＤＤ レジスタ２−５をアクセスする。
アクセスする際には、ｉＤＡをｉＤＡ レジスタ２−４
にセットし、ｉＤＤ レジスタ２−５をアクセスする。
上記した従来の間接アクセス制御方式は、連続したレジ
スタ群をアクセスする場合に、ｉＯＡをｉＤＡレジスタ
にセットし、ｉＤＤ レジスタのアクセスすることを繰
り返し実行する必要があり、効率が悪いと云う問題があ
った。
スタ群をアクセスする場合に、ｉＯＡをｉＤＡレジスタ
にセットし、ｉＤＤ レジスタのアクセスすることを繰
り返し実行する必要があり、効率が悪いと云う問題があ
った。
本発明は、以上のような従来の状況から、連続したレジ
スタを間接アクセスするのに効率のよい間接アクセス制
御方式の提供を目的とするものである。
スタを間接アクセスするのに効率のよい間接アクセス制
御方式の提供を目的とするものである。
本発明では、第１図の原理図に示すように、主プロセッ
サ１は共通バス３を介して、副プロセッサ２と接続され
ている。副プロセッサ２は、主プロセッサ１がアクセス
するレジスタ群２−３と、このレジスタ群２−３の間接
アドレスを保持するｉＤＡレジスタ２−４と間接データ
を保持するｉＤＤレジスタ２−５とで構成されており、
ｉＤＡ レジスタ２−４に自動更新機構２−６が設けで
ある構成である。
サ１は共通バス３を介して、副プロセッサ２と接続され
ている。副プロセッサ２は、主プロセッサ１がアクセス
するレジスタ群２−３と、このレジスタ群２−３の間接
アドレスを保持するｉＤＡレジスタ２−４と間接データ
を保持するｉＤＤレジスタ２−５とで構成されており、
ｉＤＡ レジスタ２−４に自動更新機構２−６が設けで
ある構成である。
ｉＤＤ レジスタ２−５をアクセスすると、自動更新機
構２−６がカウントアツプして更新を行い、ｉＤＤレジ
スタのセットクロックを出力する。従って、１度間接ア
ドレスをセットすると、自動的に順次間接アドレスをカ
ウントアツプして連続したアクセスが１度の間接アドレ
スセットで可能となる。
構２−６がカウントアツプして更新を行い、ｉＤＤレジ
スタのセットクロックを出力する。従って、１度間接ア
ドレスをセットすると、自動的に順次間接アドレスをカ
ウントアツプして連続したアクセスが１度の間接アドレ
スセットで可能となる。
第２図は本発明による実施例を示すブロック図である。
クロック制御回路２−７の出力するｉＤＤをセットする
ｉＤＤセット信号Ａはオア回路２−１０を介して他端が
クロックに接続されたアンド回路２−１１を介してｉＤ
Ｄレジスタ２−５に入力される。クロック制御回路２−
７の出力するｉＤＤをリードするｉＤＤリード信号信号
法遅延型フリップフロップ２−１２とオア回路２−１０
とアンド回路２−１１とを介してｉＤＤレジスタに入力
される。即ち、ｉＤＤレジスタ２−５は、ｉＤＤセット
信号Ａ或いはｉＤＤリード信号信号法って、レジスタ群
２−３から間接データｉＤＤがセットされる。
ｉＤＤセット信号Ａはオア回路２−１０を介して他端が
クロックに接続されたアンド回路２−１１を介してｉＤ
Ｄレジスタ２−５に入力される。クロック制御回路２−
７の出力するｉＤＤをリードするｉＤＤリード信号信号
法遅延型フリップフロップ２−１２とオア回路２−１０
とアンド回路２−１１とを介してｉＤＤレジスタに入力
される。即ち、ｉＤＤレジスタ２−５は、ｉＤＤセット
信号Ａ或いはｉＤＤリード信号信号法って、レジスタ群
２−３から間接データｉＤＤがセットされる。
クロック制御回路２−７の出力するｉＤＡをセントする
ｉＤＡセット信号ＣとｉＤＤをライトするｉＤＤライト
信号りとｉＤＤ リード信号Ｂとはオア回路２−１３を
介して他端がクロックに接続されたアンド回路２−１４
に入力される。アンド回路２−１４の出力は、ｉＤＡレ
ジスタ２−４に接続され、ｉＤＡのセット信号となる。
ｉＤＡセット信号ＣとｉＤＤをライトするｉＤＤライト
信号りとｉＤＤ リード信号Ｂとはオア回路２−１３を
介して他端がクロックに接続されたアンド回路２−１４
に入力される。アンド回路２−１４の出力は、ｉＤＡレ
ジスタ２−４に接続され、ｉＤＡのセット信号となる。
即ち、ｉＤＡ レジスタ２−４は、ｉＤＡセント信号Ｃ
或いはｉＤＤライト信号り或いはｉＤＤ リード信号Ｂ
とによってｉＤＡがセットされる。
或いはｉＤＤライト信号り或いはｉＤＤ リード信号Ｂ
とによってｉＤＡがセットされる。
ｉＤＡ レジスタ２−４には自動更新機構として動作す
るインクリメンタ２−６が設けである。なお、ｉＤ＾レ
ジスタ２−４に、マルチプレクサ２−１５が付設されて
いる。このマルチプレクサ２−１５は、レシーバ２−２
とインクリメンタ２−６とが接続されている。
るインクリメンタ２−６が設けである。なお、ｉＤ＾レ
ジスタ２−４に、マルチプレクサ２−１５が付設されて
いる。このマルチプレクサ２−１５は、レシーバ２−２
とインクリメンタ２−６とが接続されている。
ｉＤＤライト信号りとｒ［ｌＤ リード信号Ｂはそれぞ
れオア回路２−１６に入力され、オア回路２−１６の出
力は、マルチプレクサ２−１５の切り替え制御信号とな
る。
れオア回路２−１６に入力され、オア回路２−１６の出
力は、マルチプレクサ２−１５の切り替え制御信号とな
る。
即ち、マルチプレクサ２−１５は、ｉＤＤライト信号り
或いは、ｉＤＤリード信号信号上って、インクリメンタ
２−６がｉＤＡ レジスタ２−４ と接続するように作
動する。
或いは、ｉＤＤリード信号信号上って、インクリメンタ
２−６がｉＤＡ レジスタ２−４ と接続するように作
動する。
主プロセッサ１がドライバ１−１から共通バス３を介し
てレジスタ群２−３のｉＤＡを副プロセッサ２に送ると
、副プロセッサ２は、これをレシーバ２−２とマルチプ
レクサ２−１５とを介してｉＤＡセット信号信号上って
ｉＤＡレジスタに保持する。このｔＤＡを先頭としてデ
ータのリードを行うと、ｉＤＤ リード信号Ｂは論理゛
１′の状態となり、オア回路２−１６を介してマルチプ
レクサ２−１５の切り替えを行う。
てレジスタ群２−３のｉＤＡを副プロセッサ２に送ると
、副プロセッサ２は、これをレシーバ２−２とマルチプ
レクサ２−１５とを介してｉＤＡセット信号信号上って
ｉＤＡレジスタに保持する。このｔＤＡを先頭としてデ
ータのリードを行うと、ｉＤＤ リード信号Ｂは論理゛
１′の状態となり、オア回路２−１６を介してマルチプ
レクサ２−１５の切り替えを行う。
ｉＤＡによるレジスタ群２−３の間接データは、遅延フ
リップフロップ２−１２とアンド回路２−１１を介して
、ｉＤＤ リード信号已によってｉＤＤレジスタ２−５
に保持される。主プロセッサ１がこのｉＤＤ レジスタ
２−５をドライバ２−１を介してアクセスすると、ｉＤ
Ｄセット信号が出力される。この間にｉＤＡはインクリ
メント２−６で＋１のアドレスアップが行われている。
リップフロップ２−１２とアンド回路２−１１を介して
、ｉＤＤ リード信号已によってｉＤＤレジスタ２−５
に保持される。主プロセッサ１がこのｉＤＤ レジスタ
２−５をドライバ２−１を介してアクセスすると、ｉＤ
Ｄセット信号が出力される。この間にｉＤＡはインクリ
メント２−６で＋１のアドレスアップが行われている。
このｉＤＡ＋１で間接データが取り出され上記したよう
に、ｉＤＤ レジスタ２−５に保持される。この状態が
繰り返し行われる。
に、ｉＤＤ レジスタ２−５に保持される。この状態が
繰り返し行われる。
以上はリードの場合に付いて述べたが、ｉＤＡのカウン
トアツプは、ｉＤＤのリード／ライト時に行われ、ｉＤ
Ｄのセット信号は、ｉＤＤライト時／リード後時に出力
されるので、ライトを行う場合もリード時と同様に作動
することは云うまでもない。
トアツプは、ｉＤＤのリード／ライト時に行われ、ｉＤ
Ｄのセット信号は、ｉＤＤライト時／リード後時に出力
されるので、ライトを行う場合もリード時と同様に作動
することは云うまでもない。
以上の説明より明らかなように、本発明による間接アク
セス制御方式によれば、１回間接アドレスをセットする
と、連続して間接データのアクセスが可能となり、主プ
ロセッサが副プロセッサの間接レジスタをアクセスする
時間の短縮が図れ、処理を効率よく実行する上できわめ
て有効な効果を奏する。
セス制御方式によれば、１回間接アドレスをセットする
と、連続して間接データのアクセスが可能となり、主プ
ロセッサが副プロセッサの間接レジスタをアクセスする
時間の短縮が図れ、処理を効率よく実行する上できわめ
て有効な効果を奏する。
第１図は本発明の原理図、
第２図は本発明による実施例のブロック図、第３図は従
来の方式を示すブロック図である。 図において、１は主プロセッサ、２は副プロセッサ、２
−３はレジスタ群、２−４はｉＤ＾レジスタ、２−５は
ｉＤＤ レジスタ、２−６はインクリメンタを◇ 廚＠＋３／（＝ｑ、ｉ理囚 第 １＋ＩＩ 従！、／１方１ぐｔ、Ｔ−Ｔ７”Ｏ・ｔ７１ｆＪ第 ３
閃
来の方式を示すブロック図である。 図において、１は主プロセッサ、２は副プロセッサ、２
−３はレジスタ群、２−４はｉＤ＾レジスタ、２−５は
ｉＤＤ レジスタ、２−６はインクリメンタを◇ 廚＠＋３／（＝ｑ、ｉ理囚 第 １＋ＩＩ 従！、／１方１ぐｔ、Ｔ−Ｔ７”Ｏ・ｔ７１ｆＪ第 ３
閃
Claims (1)
- 主副の複数プロセッサ（１）、（２）で構成され、前記
副プロセッサ（２）に主プロセッサ（１）がアクセスす
るレジスタ群（２−３）の間接アドレスを保持する間接
アドレス・レジスタ（２−４）と間接データ・レジスタ
（２−５）を備えると共に、前記間接アドレス・レジス
タ（２−４）に自動更新機構（２−６）を付設し、間接
データ・レジスタ（２−５）のアクセスによって前記自
動更新機構（２−６）を作動し、間接データ・レジスタ
のセットクロックを出力することを特徴とする間接アク
セス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61055303A JPS62211767A (ja) | 1986-03-12 | 1986-03-12 | 間接アクセス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61055303A JPS62211767A (ja) | 1986-03-12 | 1986-03-12 | 間接アクセス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62211767A true JPS62211767A (ja) | 1987-09-17 |
Family
ID=12994800
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61055303A Pending JPS62211767A (ja) | 1986-03-12 | 1986-03-12 | 間接アクセス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62211767A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01194055A (ja) * | 1988-01-29 | 1989-08-04 | Hitachi Ltd | 並列計算機及びそのデータ転送方法 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5563453A (en) * | 1978-11-04 | 1980-05-13 | Sanyo Electric Co Ltd | Memory system |
| JPS55108027A (en) * | 1979-02-09 | 1980-08-19 | Nec Corp | Processor system |
| JPS58105363A (ja) * | 1981-12-17 | 1983-06-23 | Fujitsu Ltd | 記憶装置 |
| JPS58219645A (ja) * | 1982-06-14 | 1983-12-21 | Meidensha Electric Mfg Co Ltd | マイクロコンピユ−タ |
| JPS60121582A (ja) * | 1983-12-02 | 1985-06-29 | Mitsubishi Electric Corp | 半導体情報記憶装置 |
| JPS60254267A (ja) * | 1984-05-31 | 1985-12-14 | Fujitsu Ltd | デ−タ転送方式 |
-
1986
- 1986-03-12 JP JP61055303A patent/JPS62211767A/ja active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5563453A (en) * | 1978-11-04 | 1980-05-13 | Sanyo Electric Co Ltd | Memory system |
| JPS55108027A (en) * | 1979-02-09 | 1980-08-19 | Nec Corp | Processor system |
| JPS58105363A (ja) * | 1981-12-17 | 1983-06-23 | Fujitsu Ltd | 記憶装置 |
| JPS58219645A (ja) * | 1982-06-14 | 1983-12-21 | Meidensha Electric Mfg Co Ltd | マイクロコンピユ−タ |
| JPS60121582A (ja) * | 1983-12-02 | 1985-06-29 | Mitsubishi Electric Corp | 半導体情報記憶装置 |
| JPS60254267A (ja) * | 1984-05-31 | 1985-12-14 | Fujitsu Ltd | デ−タ転送方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01194055A (ja) * | 1988-01-29 | 1989-08-04 | Hitachi Ltd | 並列計算機及びそのデータ転送方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4149242A (en) | Data interface apparatus for multiple sequential processors | |
| EP0474253A2 (en) | Register circuit for copying contents of one register into another register | |
| US4835684A (en) | Microcomputer capable of transferring data from one location to another within a memory without an intermediary data bus | |
| GB2078407A (en) | Procedure and apparatus for inter processor data transfer in a multi processor system | |
| JPS58222363A (ja) | 共用メモリの割振装置 | |
| US6487617B1 (en) | Source-destination re-timed cooperative communication bus | |
| JPS62211767A (ja) | 間接アクセス制御方式 | |
| US7254667B2 (en) | Data transfer between an external data source and a memory associated with a data processor | |
| JP2831083B2 (ja) | マルチプロセッサシステムおよび割り込み制御装置 | |
| EP0334131B1 (en) | Data processor performing operation on data having length shorter than one-word length | |
| WO2001025941A1 (en) | Multiprocessor computer systems with command fifo buffer at each target device | |
| JPS63142455A (ja) | 半導体記憶装置 | |
| JP2707867B2 (ja) | ディジタル計算機のレジスタファイルおよびそれを用いた命令実行方式 | |
| KR101328944B1 (ko) | 제어 정보 처리 장치 및 방법 | |
| JPS61292741A (ja) | 演算処理装置 | |
| JPS63307529A (ja) | 演算処理ユニット間の通信制御方式 | |
| JPS60123956A (ja) | メモリ書込装置 | |
| JPS63201810A (ja) | 情報処理システムの時刻方式 | |
| JPS61161560A (ja) | メモリ装置 | |
| EP0927935A1 (en) | Memory structure with groups of memory banks and serializing means | |
| JPS5983235A (ja) | プロセツサ間のインタ−フエ−ス方式 | |
| JPH01191239A (ja) | デュアルポートメモリ方式 | |
| JPH02114362A (ja) | 並列演算装置 | |
| JPS63148305A (ja) | プログラマブルシ−ケンスコントロ−ラの高速演算処理方式 | |
| JPS61128342A (ja) | シリアルスキヤン制御方式 |