JPS63148305A - プログラマブルシ−ケンスコントロ−ラの高速演算処理方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、プログラマブルシーケンスコントローラ（以
下ＰＣという）において、メモリアクセスタイムの回数
を減少してシーケンス演算処理を高速化するＰＣの高速
演算処理方式に関する。

〔従来の技術〕

従来のＰＣの演算処理方式においては、プログラムアド
レスを指定してＣＰＵによりメモリからシーケンスプロ
グラムの下記のよう上記命令語は、命令コードと一人出
力データの番号（以下Ｉ／Ｏアドレスという）からなる
。次に、この命令語は、デコーダに入力されて解読され
、例えば入力アドレスをアドレスバスに出力してＩ／Ｏ
データを読み出し、命令コードに従った演算を行う。こ
れは、パノ〕命令の場合である。出力命令の場合は、出
力アドレスをアドレスバスに出力して、演算結果をメモ
リに書き込む。このような動作を繰返してシーケンスの
コントロールが実行されている。一般の低価格ＰＣでは
、８ビットのＣＰＵを利用することが多く、メモリのデ
ータバスは８ビットである。ところが、命令語は前述の
ように１６ビットは少なくとも必要である。従って、命
令語をメモリから読み出し、レジスタにラッチするには
２回にわたってメモリにアクセスしなければならず、ざ
らにＩ／Ｏデータのアクセスを加えると１つの命令語を
処理するために、３回のメモリアクセスタイムと演算時
間の合計時間が必要である。

〔発明が解決しようする問題点〕

従来のＰＣの演算処理方式において、プログラミングの
機械化のために列サイクリック演算装置を採用しく特開
昭５６− １４７２０３号公報）、リレーラダー演算を前記列サイ
クリック演算装置によりハードウェアで行い、その他の
Ｉ／Ｏデータのアクセスならびにアラーム検出、チェッ
カおよび周辺装置へのサービス等はＣＰＵによるソフト
ウェアで処理するものであり、この場合のＰＣの演算処
理は如何にシーケンスコントローラのスキャンタイムを
短縮させ得るかという演算処理方式である。従って、前
記したように１つの命令語を処理するために３回のメモ
リアクセスタイムを有することは無駄があり、この点に
改善の余地があることを突き止めた。

従って、本発明の目的は、命令語の配列を従来と逆配列
にして、Ｉ／Ｏアドレスをバイドアドレスとビットアド
レスに分割し、このバイトアドレスを命令語の最初のバ
イトに、命令コードとビットアドレスを後半のバイトに
なるようにメモリに格納し、バイトアドレスでＩ／Ｏ情
報を先読み出して１つの命令語を２回のメモリアクセス
タイムで処理できるようにして処理時間の短縮を図り、
ＰＣの演算処理の高速化を図ることができるプログラマ
ブルシーケンスコントローラの高速演算処理方式を提供
するにある。

〔問題点を解決するための手段〕

本発明に係るプログラマブルシーケンスコントローラの
高速演算処理方式は、リレーラダー回路をスイッチマト
リックスに対応させて接点情報と分岐情報とに分解し、
各列毎に繰返し演算を行って出力情報処理を行う列サイ
クリック演算部と、メモリ部からシーケンスプログラム
の命令語を読み出してこれを解読し、メモリ部から入出
力情報を読み出して演算し出力情報処理を行うマイクロ
プロセッサとを備え、列サイクリック演算部とマイクロ
プロセッサとを交互に動作させてシーケンスコントロー
ルを行うよう構成したプログラマブルシーケンスコント
ローラにおいて、メモリ部をシーケンスプログラムメモ
リとＩ／Ｏメモリに分離して配置し、共通のアドレスバ
スとデータバスとからシーケンスプログラムメモリとＩ
／Ｏメモリにそれぞれ分岐してバスを接続し、シーケン
スプログラムメモリとＩ／Ｏメモリとから同時にメモリ
データを読み出さぜるよう分岐したアドレスバスおよび
データバスのそれぞれのビット数を分割し、シーケンス
プログラムメモリを介してアドレスバスを列サイクリッ
ク演算部に接続し、Ｉ／Ｏメモリに命令語の■／○デー
タのアドレスをバイトアドレスとビットアドレスに分割
してバイトアドレスを命令語の前半のバイトとし、命令
コードとビットアドレスを命令語の後半のバイトになる
よう格納し、命令語のバイトアドレスと命令語の命令コ
ードおよびビットアドレスとをそれぞれシーケンスプロ
グラムメモリのデータバスに接続されるバッファにそれ
ぞれメモリアクセスしてラッチし、同時に命令コードか
ら定まる分岐情報をデータバスを介して列サイクリック
演算部に入力して列サイクリック演算を行うよう開成す
ることを特徴とする。

前記の高速演算処理方式において、メモリアクセスの第
１ステップで命令語のバイトアドレスをシーケンスプロ
グラムメモリのデータバスに接続される第１のバッファ
にラッチし、このバッファのバスをＩ／Ｏメモリのアド
レスバスに接続して、バイトアドレスによりＩ／Ｏメモ
リの接点情報を確定し、メモリアクセスの第２ステップ
で命令語の命令コードとビットアドレスをシーケンスプ
ログラムメモリのデータバスに接続される第２のバッフ
ァにラッチし、この第２のバッフ？からビットアドレス
をＩ／Ｏメモリのデータバスに接続された８ビットを１
ビットに変換するデコーダへ送り、Ｉ／Ｏメモリから１
ビットの接点情報を読み出して列サイクリック演算部に
入力し、同時に命令コードから定まる分岐情報をデータ
バスを介して列サイクリック演算部に入力して列サイク
リック演算を実行するようにし、列サイクリック演算部
への入力情報の処理を一命令語につきブＯグラムアドレ
スをカウントするクロックの２クロックの時間で完了す
るようなタイミングに設定するよう構成する。

〔作用） 本発明に係るＰＣの高速演算処理方式によれば、従来装
置のメモリ部からシーケンスプログラムメモリとＩ／Ｏ
メモリをそれぞれ分離して配置し、同時に読み出しが可
能なようにデータバスおよびアドレスバスにつきそれぞ
れのビット数を分割して使用し、また命令語のＩ／Ｏデ
ータの番号を示すＩ／Ｏアドレスをビットアドレスとバ
イトアドレスに分割し、バイトアドレスを命令語の前半
のバイト、命令コードとビットアドレスを後半のバイト
になるようにＩ／Ｏメモリに格納し、メモリアクセスの
第１ステップで命令語の前半のバイトをバッファＡにラ
ッチしてアドレスバスに供給し、メモリアクセスの第２
ステップで命令語の後半のバイトをバッファＢにラッチ
した時には既にＩ／Ｏ情報が確定しており、従来のよう
にＩ／Ｏ情報のためにメモリアクセスの第３ステップの
実行を省略したものである。すなわち、一つの命令語の
メモリアクセスタイムを２回で完了し、しがもこのタイ
ミングをクロックパルス２個の時間で完了するようにし
た結果、ＰＣのスキャンタイムを著しく短縮し、演算処
理の高速化を実現することができるものである。

〔実施例〕

次に、本発明に係るプログラマブルシーケンスコントロ
ーラ（ＰＣ）の高速演算処理方式につき、添付図面を参
照しながら以下詳細に説明する。

第１図は、本発明の高速演算処理方式を実施するＰＣの
主要ブロック回路図である。第１図において、参照符号
／Ｏは列サイクリック演算部、１２はＣＰＵ、１４はシ
ーケンスプログラムメモリ、１６はＩ／Ｏメモリ、１８
はバッファＡ、２０はバッファ８１２２は８ｔ０１デコ
ーダ、２４は１ビット書込回路、２６はバスコントロー
ラ、２８はＯ８ＲＯＭ、３０はＯ８ＲＡＭ、３２はＩ／
Ｏインタフェース、３４は周辺装置インタフェース、３
６はＩ／Ｏモジュール、３８は周辺装置、４０はデータ
バスおよびアドレスバス、４２と４６はアドレスバス、
４４と４８はデータバス、５０はビットアドレス、５２
は入力情報線、５４は出力情報線をそれぞれ示す。

第１図において、ＣＰＵ１２は、 Ｏ８ＲＯＭ　（オペレーティングシスデム用ＲＯＭ）内
のプログラムにより動作し、ＰＣ全体のの制御を行い、
Ｉ／Ｏモジュール３６の入・出力装置、周辺装置３８の
サービス、そのほか列サイクリック演算部１．０では処
理できない命令語、例えばタイマ、カウンタ、四則演算
およびファンクション命令等を実行する。列サイクリッ
ク演算部／Ｏでは、ピット単位の論理演口をＣＰＵを介
在しないで、すなわちバスコントロール２６のオンスイ
ッチをオフ状態にして、高速に実行する。ＣＰＬ１１２
と列サイクリック演算部／Ｏは ＢＵＳＲＱおよびＢＵＳＡＫ信号により、バスコントロ
ール２６を制御してバスの混合をさけ、同時にＣＰＵ１
２からラダー演算コントロール信号によって列サイクリ
ック演算部／Ｏは演算の開始または停止を行う。シーケ
ンスプログラムメモリ１４には、第２図に示ず命令語に
よってプログラムが形成されており、ＣＰＵ１２から演
算実行開始の起動がかかると列サイクリック演算部／Ｏ
は命令語をフェッチし逐次処理していく。命令語の中に
タイマ、カウンタおよびファンクション命令等があると
、停止命令によりバスコントロール２６は切換動作を行
い、その後はＣＰＵ１２が処理を行う。さらに、この停
止命令のタイミングは、命令コードとビットアドレスの
バイトをバッファＢにラッチした時点でＢＵＳＲＱ信号
を解除し、ＣＰＬ１１２に処理が移り、ＣＰＵ１２の処
理が終了すると列サイクリック演算部／Ｏに再起動をか
け、次の命令語から演算の実行が行われる。以上がＰＣ
の動作の概要である。

次に、本発明に係るＰＣの高速演算処理方式で利用され
る命令語について説明する。第２図および第３図は本発
明方式に使用される命令語の説明図である。例えば第２
図において、命令語の第１行は、ＡＮＤ命令の直列ａ接
点のリレーを、第２行はＡＮＤＴＯＰ命令の直列ａ接点
をそれぞれ示し、Ａ　Ｎ　Ｄ　Ｔ　ＯＰ命令はリレーの
位置がＡＮＤ命令のリレーとは異なり、列の最上位にあ
ることを示す。第３行は、ＡＮＤＣＯＮＮＥＣＴ命令で
並列ａ接点のリレーで分岐情報を持っていることを示す
。第４行は、ＡＮＤＣＯＮＮＥＣＴＴＯＰ命令でさらに
位置指定情報を持っていること示す。命令語は１６ビッ
トで形成され、ビットＯか６７まではＩ／Ｏバイトアド
レスを示し、ビット９から１１まではＩ／Ｏビットアド
レス、ビット１２から１５までは命令コードを示づ。従
来の命令語に比べて各ビットの配列が逆になっている。

従って、シーケンスプログラムメモリに格納するときは
次の第１第１表 上記のように、命令語のメモリ上の配置は、Ｉ／Ｏバイ
トアドレスが命令コードとビットアドレスより上位にな
る。すなわち、命令語の前半のバイトに入るバイトアド
レスが命令語の後半のバイトに入る命令コードとビット
アドレスより上位にくることになる。また、Ｉ／Ｏメモ
リには８ビットメモリ上に、１バイトを８ビットづつ配
置するため、１バイトのＩ／Ｏバイトアドレスに３ビッ
トのビットアドレスが付加され、合計で２５６（バイト
）Ｘ８＝２０４８　（バイト〉点のＩ／Ｏデータを指定
することができる。この実際のＩ／Ｏメモリマツプを第
４図に示す。

再び、第１図に戻り、シーケンスプログラムメモリ１４
と、Ｉ／Ｏメモリ１６とは従来のメモリ部から分離して
別々に配置され、共通のデータおよびアドレスバス４０
から分岐したバスにそれぞれ接続され、この分岐したア
ドレスバス４６は８ビットで、アドレスバス４２の１６
ビットの下位８ビットを占め、データバス４８は４ビッ
トで、データバス４４の８ビットの下位４ビットを占め
るから、同時にそれぞれのメモリデータを読み出すこと
ができる。

次に、メモリアクセスの過程を説明する。

先ず、第１ステップとして、１つの命令語の前半のバイ
トに位置しているＩ／Ｏアドレスのバイトアドレスをバ
ッファＡにデータバス４４を介してラッチする。バッフ
ァＡはＩ／Ｏメモリ１６のアドレスバス４６に接続され
ているから、Ｉ／Ｏメモリ１６はデータバス４８にＩ／
Ｏデータの接点情報を出力する。

次にプログラム、カウンタを１つ増して第２ステップが
始まる。前記１つの命令語の後半のバイトに位置してい
るＩ／Ｏアドレスの命令コードとビットアドレスをバッ
ファＢにデータバス４４を介してラッチする。バッファ
Ｂからは命令コードから定まる分岐情報をデータバスを
介して列サイクリック演算部／Ｏに入力し、またビット
アドレスは８ビットを１ビットに変換する８ｔｏ１デコ
ーダ２２へ送り、既にデータバス４８に出力されている
。

Ｉ／Ｏデータの１ビットの接点情報を選択して入力情報
として列サイクリック演算部／Ｏに入力する。列サイク
リック演算部／Ｏにおいては、直ちに演算が実行され入
力命令の処理が終了する。従って、命令コードのフェッ
チと同時に前記１つの命令語の処理を終了することかで
き、第１および第２ステップの２回のメモリアクセスタ
イムで入力処理を終了することになる。また、命令語が
出力命令語の場合は、既に読み出されている１つ前の命
令語に含まれる出力アドレスのバイトデータを１ビット
書込回路２４にラッチし、その中の１ビットだけを書換
えて再びＩ／Ｏメモリ１６に書込みを行う。列サイクリ
ック演算部の作用の説明は省略するが、第１表に示した
プログラムをハードウェアで処理した時のタイムチャー
トを第５図に示す。第５図において、第４行目に示すア
ドレスＩＮＣのタイムチャートは、プログラムアドレス
をインクレメントするタイミングを示す。例えば、８Ｍ
Ｈ７の周期のクロックの場合は、周期間隔は１２５ｎＳ
である。第５行目に示すＩ／Ｏアドレス・命令コードの
ラッチのタイムチャートは、Ｉ／Ｏアドレスにおけるバ
イトアドレスをラッチし、その後命令コードとビットア
ドレスをラッチするタイミング信号のチャートである。

この信号の時間間隔は、２つのクロック間隔の時間に等
しいから、メモリアクセスタイムは少なくとも１５　Ｑ
　ｎ　Ｓは確保され、１命令語の処理時間を含めると０
．３３／ｌｌｌ５で終了することが可能であり、従来の
ＰＣの演算処理方式に比べて著しく高速化することがで
きる。

〔発明の効果〕

前述した実施例から明らかなように、本発明に係るＰＣ
の高速演算処理方式によれば、命令語の配列を従来とは
逆にＩ／Ｏアドレスを命令コードの前に配置し、若干の
ハードウェアを追加するだけで、Ｉ／Ｏ情報の先読みを
行い、１つの命令語を２回のメモリアクロスタイムで処
理できるようにしてＰＣの演算処理を高速化することが
できる。

以上、本発明の好適な実施例につき説明したが、本発明
の精神を逸脱しない範囲内において種々の設計変更をな
し得ることは勿論である。

【図面の簡単な説明】

第１図は本発明に係る高速演算処理方式を実施するＰＣ
の主要ブロック回路図、第２図および第３図は本発明方
式に使用する命令語の説明図、第４図は本発明方式に使
用するＩ／Ｏメモリマツプ図、第５図は本発明方式にお
ける列サイクリック演算部の作用を示づタイムチャート
図である。 ／Ｏ・・・列サイクリック演算部 １２・・・ＣＰＵ １４・・・シーケンスプログラムメモリ１６・・・Ｉ／
Ｏメモリ １８・・・バッファＡ　　　　２０・・・バッファＢ２
２・・・８ｔ０１デコーダ ２４・・・１ビット書込回路 ２６・・・バスコントロール ２８・・・Ｏ３ＲＯＭ３０・・・Ｏ８ＲＡＭ３２・・・
Ｉ／Ｏインタフェース ３４・・・周辺装置インタフェース ３６・・・Ｉ／Ｏモジュール ３８・・・周辺装置 ４０・・・データおよびアドレスバス ４２．４６・・・アドレスバス ４４．４８・・・データバス ５０・・・ビットアドレス ５２・・・入力情報線　　　５４・・・出ノｊ情報線Ｆ
ＩＧ　、２ ＦＩＧ、４ ε田 ４へへ−７−心１（（−、碇則 （Ｍ　　　　　　　　　　Ｚ　　　　ＯＬ＋（き）工、
＜＋ｆ”−瞬制

Claims (2)

【特許請求の範囲】
1. （１）リレーラダー回路をスイッチマトリックスに対応
   させて接点情報と分岐情報とに分解し、各列毎に繰返し
   演算を行つて出力情報処理を行う列サイクリック演算部
   と、メモリ部からシーケンスプログラムの命令語を読み
   出してこれを解読し、メモリ部から入出力情報を読み出
   して演算し出力情報処理を行うマイクロプロセッサとを
   備え、列サイクリック演算部とマイクロプロセッサとを
   交互に動作させてシーケンスコントロールを行うよう構
   成したプログラマブルシーケンスコントローラにおいて
   、メモリ部をシーケンスプログラムメモリとＩ／Ｏメモ
   リに分離して配置し、共通のアドレスバスとデータバス
   とからシーケンスプログラムメモリとＩ／Ｏメモリにそ
   れぞれ分岐してバスを接続し、シーケンスプログラムメ
   モリとＩ／Ｏメモリとから同時にメモリデータを読み出
   させるよう分岐したアドレスバスおよびデータバスのそ
   れぞれのビット数を分割し、シーケンスプログラムメモ
   リを介してアドレスバスを列サイクリック演算部に接続
   し、Ｉ／Ｏメモリに命令語のＩ／Ｏデータのアドレスを
   バイトアドレスとビットアドレスに分割してバイトアド
   レスを命令語の前半のバイトとし、命令コードとビット
   アドレスを命令語の後半のバイトになるよう格納し、命
   令語のバイトアドレスと命令語の命令コードおよびビッ
   トアドレスとをそれぞれシーケンスプログラムメモリの
   データバスに接続されるバッファにそれぞれメモリアク
   セスしてラッチし、同時に命令コードから定まる分岐情
   報をデータバスを介して列サイクリック演算部に入力し
   て列サイクリック演算を行うよう構成することを特徴と
   するプログラマブルシーケンスコントローラの高速演算
   処理方式。
2. （２）特許請求の範囲第１項記載の高速演算処理方式に
   おいて、メモリアクセスの第１ステップで命令語のバイ
   トアドレスをシーケンスプログラムメモリのデータバス
   に接続される第１のバッファにラッチし、このバッファ
   のバスをＩ／Ｏメモリのアドレスバスに接続して、バイ
   トアドレスによりＩ／Ｏメモリの接点情報を確定し、メ
   モリアクセスの第２ステップで命令語の命令コードとビ
   ットアドレスをシーケンスプログラムメモリのデータバ
   スに接続される第２のバッファにラッチし、この第２の
   バッファからビットアドレスをＩ／Ｏメモリのデータバ
   スに接続された８ビットを１ビットに変換するデコーダ
   へ送り、Ｉ／Ｏメモリから１ビットの接点情報を読み出
   して列サイクリック演算部に入力し、同時に命令コード
   から定まる分岐情報をデータバスを介して列サイクリッ
   ク演算部に入力して列サイクリック演算を実行するよう
   にし、列サイクリック演算部への入力情報の処理を一命
   令語につきプログラムアドレスをカウントするクロック
   の２クロックの時間で完了するようなタイミングに設定
   してなるプログラマブルシーケンスコントローラの高速
   演算処理方式。