JPS629583A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPS629583A JPS629583A JP60149453A JP14945385A JPS629583A JP S629583 A JPS629583 A JP S629583A JP 60149453 A JP60149453 A JP 60149453A JP 14945385 A JP14945385 A JP 14945385A JP S629583 A JPS629583 A JP S629583A
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- JP
- Japan
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- write
- signal
- inverse
- terminal
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体集積回路化されたメモリに係り、特に
リード・ライト動作が可能な半導体メモリに関する。
リード・ライト動作が可能な半導体メモリに関する。
従来のリード・ライト型半導体メモリであるＲＡＭ（ラ
ンダムアクセスメモリ）にあっては、その動作を外部か
ら制御するための外部端子として（１）チップ選択用の
ＣＥ倍信号チップイネーブル信号）入力用のＣＥ端子、
（２）リード（Ｒ）動作あるいはライト（Ｗ）動作を決
めるためにリード時にハイ“Ｈ”レベル、ライト時にロ
ウ“Ｌ″レベルになるＲ／Ｗ信号信号用のＲ／Ｗ端子を
有しており、さらにデータ出力状態で誤ってデータ書込
みが行なわれることを防止するために（３）データ出力
許可用のＤＥ（アウトプットイネーブル）信号入力用の
ＤＥ端子を有するものもある。
ンダムアクセスメモリ）にあっては、その動作を外部か
ら制御するための外部端子として（１）チップ選択用の
ＣＥ倍信号チップイネーブル信号）入力用のＣＥ端子、
（２）リード（Ｒ）動作あるいはライト（Ｗ）動作を決
めるためにリード時にハイ“Ｈ”レベル、ライト時にロ
ウ“Ｌ″レベルになるＲ／Ｗ信号信号用のＲ／Ｗ端子を
有しており、さらにデータ出力状態で誤ってデータ書込
みが行なわれることを防止するために（３）データ出力
許可用のＤＥ（アウトプットイネーブル）信号入力用の
ＤＥ端子を有するものもある。
このようなＲＡＭをマイクロコンピュータシステムに用
いる場合、通常は第５図に示すようにＭＰｔＪ（マイク
ロプロセッサ）１とＲＡＭ２との接続が行なわれている
。即ち、ＭＰＵ１とＲＡＭ２とはデータバス３、アドレ
スバス４により接続されており、ＭＰＵ１がＲＡＭ２か
らデータを読み出す場合にはリード信号ＲＤを出力し、
ＭＰＵ１がＲＡＭ２にデータを書き込む場合にはライト
信号ＷＴを出力している。これに対して、ＲＡＭ２、は
前述したようにＣＥ倍信号Ｒ／Ｗ信号を必要とするので
、ＭＰｕｌのＲＤ倍信号ＷＴ信号からＲＡＭ２のＧＥ倍
信号生成するためにＭＰ、ｔＪｌとＲＡＭ２との間に若
干の信号変換回路（たとえばアンド回路５）が設けられ
ている。
いる場合、通常は第５図に示すようにＭＰｔＪ（マイク
ロプロセッサ）１とＲＡＭ２との接続が行なわれている
。即ち、ＭＰＵ１とＲＡＭ２とはデータバス３、アドレ
スバス４により接続されており、ＭＰＵ１がＲＡＭ２か
らデータを読み出す場合にはリード信号ＲＤを出力し、
ＭＰＵ１がＲＡＭ２にデータを書き込む場合にはライト
信号ＷＴを出力している。これに対して、ＲＡＭ２、は
前述したようにＣＥ倍信号Ｒ／Ｗ信号を必要とするので
、ＭＰｕｌのＲＤ倍信号ＷＴ信号からＲＡＭ２のＧＥ倍
信号生成するためにＭＰ、ｔＪｌとＲＡＭ２との間に若
干の信号変換回路（たとえばアンド回路５）が設けられ
ている。
ところで、最近、ＲＡＭの大容量化に伴ないマイクロコ
ンピュータシステムにおけるＲＡＭの使用個数が減少し
ている。たとえば６４にバイトのＲＡＭを使用するシス
テムにおいて、８にバイト（６４にビット）のＲＡＭを
８個使用することに代えて６４にバイト（２５６にビッ
ト）のＲＡＭを１個使用するようになってきた。これに
伴って、ＲＡＭ周辺回路の省略化を図り、システム実装
上の小型化を図ることが要望されている。
ンピュータシステムにおけるＲＡＭの使用個数が減少し
ている。たとえば６４にバイトのＲＡＭを使用するシス
テムにおいて、８にバイト（６４にビット）のＲＡＭを
８個使用することに代えて６４にバイト（２５６にビッ
ト）のＲＡＭを１個使用するようになってきた。これに
伴って、ＲＡＭ周辺回路の省略化を図り、システム実装
上の小型化を図ることが要望されている。
本発明は上記の事情に鑑みてなされたもので、リード動
作あるいはライト動作を制御するための外部制御信号と
して通常のマイクロプロセッサから出力するリード信号
、ライト信号をそのまま使用可能であり、上記リード・
ライト動作制御に関する周辺回路を省略可能であり、マ
イクロコンピュータシステ春実装上の小型化を図り得る
半導体メモリを提供するものである。
作あるいはライト動作を制御するための外部制御信号と
して通常のマイクロプロセッサから出力するリード信号
、ライト信号をそのまま使用可能であり、上記リード・
ライト動作制御に関する周辺回路を省略可能であり、マ
イクロコンピュータシステ春実装上の小型化を図り得る
半導体メモリを提供するものである。
即ち、本発明の半導体メモリは、リード動作制御信号入
力用の外部端子およびライト動作制御信号入力用の外部
端子を備え、上記リード動作制御信号入力とライト動作
制御信号入力とによってリード・ライト動作が制御され
るように回路構成されてなることを特徴とするものであ
る。
力用の外部端子およびライト動作制御信号入力用の外部
端子を備え、上記リード動作制御信号入力とライト動作
制御信号入力とによってリード・ライト動作が制御され
るように回路構成されてなることを特徴とするものであ
る。
これによって、通常のマイクロプロセッサから出力する
リード信号、ライト信号をそのまま使用して上記メモリ
のリード・ライト動作を制御できるので、上記メモリの
リード・ライト動作制御に関する周辺回路が不要になり
、マイクロコンピュータシステム実装上の小型化を図る
ことができる。
リード信号、ライト信号をそのまま使用して上記メモリ
のリード・ライト動作を制御できるので、上記メモリの
リード・ライト動作制御に関する周辺回路が不要になり
、マイクロコンピュータシステム実装上の小型化を図る
ことができる。
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図に示すマイクロコンピュータシステムにおいて、
１は従来例と同様のＭＰＵであり、１０はチップイネー
ブル・ライト信号（ＣＥ−ＷＴ倍信号入力用の外部端子
（ＧＥ−ＷＴ端子）１１およびチップイネーブル・リー
ド信号（ＣＥ−ＲＤ倍信号入力用の外部端子（ＧＥ−Ｒ
Ｄ端子）１２を有するＲＡＭであって、従来例のような
ＣＥ端子、Ｒ／Ｗ端子を有しておらず、これらのＭＰＵ
１およびＲＡＭ１０はデータバス３、アドレスバス４、
リード制御信号線１３、ライト制御信号線１４により接
続されている。
１は従来例と同様のＭＰＵであり、１０はチップイネー
ブル・ライト信号（ＣＥ−ＷＴ倍信号入力用の外部端子
（ＧＥ−ＷＴ端子）１１およびチップイネーブル・リー
ド信号（ＣＥ−ＲＤ倍信号入力用の外部端子（ＧＥ−Ｒ
Ｄ端子）１２を有するＲＡＭであって、従来例のような
ＣＥ端子、Ｒ／Ｗ端子を有しておらず、これらのＭＰＵ
１およびＲＡＭ１０はデータバス３、アドレスバス４、
リード制御信号線１３、ライト制御信号線１４により接
続されている。
上記ＲＡＭ１０は、ＧＥ−ＷＴ端子１１およびＣＥ−Ｒ
Ｄ端子１２に入力する制御信号によって動作が第２図に
示すような真理値表にしたがって制御されるように内部
回路が構成されている。即ち、ＣＥ−ＲＤ倍信号ＧＥ−
ＷＴ倍信号の組み合わせに応じてライト動作、リード動
作、スタンバイ状態、不定状態になる。上記リード動作
においては、第３図に示すようにＧＥ−ＷＴ信号入力が
１１８”レベルの状態でアドレス入力が確定したのちＧ
Ｅ−ＲＤ信号入力がアクティブ（” Ｌ ”レベル）に
なると、データ読み出し動作が始まって所定時間後にデ
ータ出力□ｏｕｔが得られる。なお、アドレス入力とＣ
Ｅ−ＲＤ信号入力とが非同期の場合（ＧＥ−ＲＤ倍信号
図示斜線期間にアクティブ状態になる場合）でもリード
動作は可能である。
Ｄ端子１２に入力する制御信号によって動作が第２図に
示すような真理値表にしたがって制御されるように内部
回路が構成されている。即ち、ＣＥ−ＲＤ倍信号ＧＥ−
ＷＴ倍信号の組み合わせに応じてライト動作、リード動
作、スタンバイ状態、不定状態になる。上記リード動作
においては、第３図に示すようにＧＥ−ＷＴ信号入力が
１１８”レベルの状態でアドレス入力が確定したのちＧ
Ｅ−ＲＤ信号入力がアクティブ（” Ｌ ”レベル）に
なると、データ読み出し動作が始まって所定時間後にデ
ータ出力□ｏｕｔが得られる。なお、アドレス入力とＣ
Ｅ−ＲＤ信号入力とが非同期の場合（ＧＥ−ＲＤ倍信号
図示斜線期間にアクティブ状態になる場合）でもリード
動作は可能である。
一方、前記ライト動作におい−では、第４図に示すよう
にＣＥ−ＲＤ信号入力が“Ｈ”レベルの状態でアドレス
入力が確定したのちＧＥ−ＷＴ信号入力がアクティブ（
“Ｌ”レベル）になると、データ書き込み動作が始まっ
て所定時間後にデータ書き込み入力Ｄｉｎが書き込まれ
る。
にＣＥ−ＲＤ信号入力が“Ｈ”レベルの状態でアドレス
入力が確定したのちＧＥ−ＷＴ信号入力がアクティブ（
“Ｌ”レベル）になると、データ書き込み動作が始まっ
て所定時間後にデータ書き込み入力Ｄｉｎが書き込まれ
る。
上述したような半導体メモリによれば、リード動作専用
の制御信号とライト動作専用の制御信号との組合せによ
ってリード・ライト動作が制御されるので、これらの制
御信号として通常のマイクロプロセッサから出力するリ
ード信号、ライト信号をそのまま使用することができる
。したがって、上記メモリのリード・ライト動作制御に
関する周辺回路が不要になり、マイクロコンピュータシ
ステム実装上の小型化を図ることができる。
の制御信号とライト動作専用の制御信号との組合せによ
ってリード・ライト動作が制御されるので、これらの制
御信号として通常のマイクロプロセッサから出力するリ
ード信号、ライト信号をそのまま使用することができる
。したがって、上記メモリのリード・ライト動作制御に
関する周辺回路が不要になり、マイクロコンピュータシ
ステム実装上の小型化を図ることができる。
第１図は本発明の半導体メモリの一実施例を用いたマイ
クロコンピュータシステムの一部を簡略的に示すブロッ
ク図、第２図は第１図中のＲＡＭの動作を示す真理値表
、第３図および第４図１≠それぞれ第１図中のＲＡＭの
リード動作、ライト動用いたマイクロコンピュータシス
テムの一部を簡略的に示すブロック図である。 １・・・ＭＰｔＪ、１０・・・ＲＡＭ、１１・・・ライ
ト動作制御信号入力端子（ＧＥ−ＷＴ端子）、１２・・
・リード動作制御信号入力端子（ＧＥ−ＲＤ端子）。 出願人代理人 弁理士 鈴江武彦 Ｌ；ロ勺Ｖベル入力 第２図
クロコンピュータシステムの一部を簡略的に示すブロッ
ク図、第２図は第１図中のＲＡＭの動作を示す真理値表
、第３図および第４図１≠それぞれ第１図中のＲＡＭの
リード動作、ライト動用いたマイクロコンピュータシス
テムの一部を簡略的に示すブロック図である。 １・・・ＭＰｔＪ、１０・・・ＲＡＭ、１１・・・ライ
ト動作制御信号入力端子（ＧＥ−ＷＴ端子）、１２・・
・リード動作制御信号入力端子（ＧＥ−ＲＤ端子）。 出願人代理人 弁理士 鈴江武彦 Ｌ；ロ勺Ｖベル入力 第２図
Claims (1)
- リード動作制御信号入力用の外部端子およびライト動
作制御信号入力用の外部端子を備え、上記リード動作制
御信号入力とライト動作制御入力との組合わせによつて
リード・ライト動作が制御されるように回路構成されて
なることを特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60149453A JPS629583A (ja) | 1985-07-08 | 1985-07-08 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60149453A JPS629583A (ja) | 1985-07-08 | 1985-07-08 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS629583A true JPS629583A (ja) | 1987-01-17 |
Family
ID=15475452
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60149453A Pending JPS629583A (ja) | 1985-07-08 | 1985-07-08 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS629583A (ja) |
-
1985
- 1985-07-08 JP JP60149453A patent/JPS629583A/ja active Pending
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