JPH03185693A - エラスティックメモリの制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ エラスティックメモリの制御回路に関し、エラスティッ
クメモリのライトリセットパルスとリードリセットパル
スが重ならないようにすることを目的とし、 第１の発明はクロック１（リードクロック）を受けてラ
イトリセットパルスと同じ周期でキャリーアウトを発生
し、このキャリーアウトをエラスティックメモリのリー
ドリセットパルスとして用いる同期カウンタ部と、ライ
トリセットパルスがきた時をセットとし、リードリセッ
トパルスがきた時をリセットとし、このセットとリセッ
ト間の幅をクロック２（ライトクロック）でカウントし
て求めるセット・リセット監視部と、該セット・リセッ
ト監視部の出力を受けてライトリセットパルスとリード
リセットパルスが近づいたことを検知すると、リードリ
セットパルスをライトリセットパルスから離してやるよ
うな制御信号を前記同期カウンタ部に与えるリードリセ
ット処理部とにより構成され、 第２の発明はクロック１（リードクロック）。

ライトリセットパルス、クロック２（ライトクロック）
及びリードリセットパルスを受けてライトリセットパル
スとリードリセットパルスがどの程度接近しているかを
監視し、ライトリセットパルスとリードリセットパルス
がある一定距離以内に接近した時、次段のリードリセッ
ト処理部で用いるクロックを一時的に停止させる信号を
出力するセット・リセット監視部と、該セット・リセッ
ト監視部からの制御信号を用いてクロックを作成し、こ
れを基に新たなリードリセットパルスを出力するリード
リセット処理部とにより構成される。

［産業上の利用分野Ｊ 本発明はエラスティックメモリの制御回路に関し、更に
詳しくはエラスティックメモリの書込みアドレスの初期
化と読出しアドレスの初期化を行うライトリセットパル
スとリードリセットパルスの発生タイミングの制御に関
する。

［従来の技術］ エラスティックメモリ（Ｅ　Ｓ）は、データの書込みと
、データの読出しとが独立に行える２ポートメモリで、
データの書込み速度と読出し速度が異なる場合に、速度
調整用として用いられる。第１６図はエラスティックメ
モリの構成ブロック図である。図において、１０がエラ
スティックメモリである。図に示すように、メモリセル
部１．書込みカウンタ２．読出しカウンタ３及び位相比
較回路４　（ＰＣ）より構成されている。

メモリセル１の容量としては、例えば２５６ビツトセル
（１６行×１６列）が用いられる。書込みカウンタ２に
は、ＷＣＫ、Ｄｔ、ＷＲ及びＷｉ信号が人力されている
。ＷＣＫは書込みクロック、Ｄｉは書込みデータ、ＷＲ
は書込み番地を先頭番地に初期化するライトリセットパ
ルス、Ｗ］は書込みカウンタ歩進を禁止する負論理の禁
止信号である。ライトリセットパルス薄１は禁止信号酊
に優先する。

読出しカウンタ３には、ＲＣＫ、ＲＲ，Ｒｉ倍信号入力
され、ＲＣＯ，ＲｉＯ信号が出力される。

ＲＣＫは読出しクロック、「１は読出しカウンタを先頭
番地に初期化するリードリセットパルス、百ゴは読出し
カウンタの歩進を禁止する負論理の禁止信号、ＲＣＯは
出力データＤｏが先頭番地であることを示す信号、Ｒｉ
Ｏは１ゴ信号により出力データの変更が禁止されたこと
を示す信号である。

メモリセルからの出力は３値形式のバッファ５を介して
読出しデータＤＯとなる。このバッファ５にはチップセ
レクト信号Ｃ百が人力され、−Ｃ１″が“０”の時にメ
モリセルｌの内容が読出しクロックＲＣＫの立上がりに
同期して出力される。

４は書込みアドレスと読出しアドレスの位相を比較して
その比較結果をＰＣＯとして出力する位相比較回路であ
る。ＰＣＯ信号は、書込みアドレスと読出しアドレスが
接近した時、“１”を出力する。近接限界ビット数はＳ
ｌ、３２人力で指定してやる。例えば、５Ｌ−１，５２
−０の場合には±４ビット以内に近付いた時にＰＣＯを
出力するような制御を行う。

このように構成されたエラスティックメモリの動作を概
説すれば、以下のとおりである。

（データ書込み時） 書込みカウンタ２゛て指定されるアドレス番地のメモリ
セル１に人力データＤｉが書き込まれる。

全てのメモリセルにデータが書込まれたら、ライトリセ
ットパルス■が出力され、アドレスは先頭番地に初期化
される。そして、先頭番地から再た新たなデータが書込
まれることになる。

（データ読出し時） データ読出し時には、既にメモリセル１に書込まれたデ
ータを読出すことが前提になる。従って、読出しアドレ
スは常に書込みアドレスよりも小さいことが必要である
。読出しカウンタ３で指定されるアドレス番地のメモリ
セル１からデータが読出され、読出しデータＤｏとなる
。全てのデータが読出されたらリードリセットパルス■
１が出力され、アドレスは先頭番地に初期化される。前
記した条件を満足している限り、データ書込み動作とデ
ータ読出し動作とを非同期で行うことができる。

［発明が解決しようとする課題］ ライトリセットパルスＷＲとリードリセットパルス１１
も非同期で人力されるが、これらパルスは同一周期であ
る。従って、第１７図に示すようにライトリセットパル
スとリードリセットパルスとが重なってしまうことが起
こりうる。この状態では、書込んだデータを読出すとい
う条件が満足されなくなり、データが不定となってしま
う。しかも、一端第１７図に示すようなＷ１パルスとＩ
Ｒパルスの重なりが発生すると、以後このタイミングが
継続する場合が多い。

本発明はこのような課題に鑑みてなされたものであって
、エラスティックメモリのライトリセットパルスとリー
ドリセットパルスが重ならないようにすることができる
エラスティックメモリ制御回路を提供することを目的と
している。

［課題を解決するための手段］ 第１図は第１の発明の原理ブロック図である。

図において、１１はクロック１（リードクロック）を受
けてライトリセットパルスと同じ周期でキャリーアウト
を発生し、このキャリーアウトをエラスティックメモリ
のリードリセットパルスとして用いる同期カウンタ部、
１２はライトリセットパルスがきた時をセットとし、リ
ードリセットパルスがきた時をリセットとし、このセッ
トとリセット間の幅をクロック２（ライトクロック）で
カウントして求めるセット・リセット監視部、１３は該
セット・リセット監視部１２の出力を受けてライトリセ
ットパルスとリードリセットパルスが近づいたことを検
知すると、リードリセットパルスをライトリセットパル
スから離してやるような制御信号を前記同期カウンタ部
１１に与えるリードリセット処理部である。

第２図は第２の発明の原理ブロック図である。

図において、２１はクロック１（リードクロック）、ラ
イトリセットパルス、クロック２（ライトクロック）及
びリードリセットパルスを受けてライトリセットパルス
とリードリセットパルスがどの程度接近しているかを監
視し、ライトリセットパルスとリードリセットパルスが
ある一定距離以内に接近した時、次段のリードリセット
処理部２２で用いるクロックを一時的に停止させる信号
を出力するセット・リセット監視部、２２は該セット・
リセット監視部２１からの制御信号を用いてクロックを
作威し、これを基に新たなリードリセットパルスを出力
するリードリセット処理部である。

第１図、第２図いずれも、クロック１とクロック２は同
一周期でかつ非同期のクロックである。

［作用］ （第１の発明） 同期カウンタ部１１はクロック１をカウントし、フルカ
ウントした時キャリーアウト信号（リードリセットパル
ス）を発生する。このキャリーアウト信号は、セット・
リセット監視部１２にリセット信号として入る。一方、
セット・リセット監視部１２は、クロック２で同期した
ライトリセットパルスでセットされ、リードリセットパ
ルスでリセットされる。このセットからリセットまでの
幅をクロック２でカウントする。つまりセットからリセ
ットまでの間にクロック２が何個穴るかを調べる。

この幅に関する信号は、リードリセット処理部１３に入
る。該リードリセット処理部１３は、この幅が小さくな
ってきた時、つまりライトリセ・ントバルスとリードリ
セットパルスが近づいてきた時、同期カウンタ部１１に
キャリーアウト（リードリセットパルス）の発生を遅ら
せるような制御信号を与える。この結果、ライトリセッ
トパルスとリードリセットパルスが重なることがなくな
り、これらライトリセットパルスとリードリセットパル
スを受けるエラスティックメモリは常に正常な動作が可
能となる。

（第２の発明） セット・リセット監視部２１はライトリセットパルスと
リードリセットパルスを受けてこれら両リセットパルス
間の距離を求め、ライトリセ・ソトバルスとリードリセ
ットパルスの距離が接近した時には、リードリセット処
理部２２で用いるクロックを一時的に止める。これによ
り、リードリセット処理部２２より出力される新たなリ
ードリセットパルスは元のリードリセットパルスよりも
ライトリセットパルスから離れてくる。このライトリセ
ットパルスとリードリセットパルス間の距離が所定値以
上離れるように、この回路は複数のフレーム動作を繰返
す。この結果、ライトリセットパルスとリードリセット
パルスが重なることがなくなり、これらライトリセット
パルスとリードリセットパルスを受けるエラスティック
メモリは常に正常な動作が可能となる。

［実施例］ 以下、図面を参照して本発明の実施例を詳細に説明する
。

第３図、第４図は第１の本発明の一実施例を示す回路図
である。第２図において、破線で囲った部分がリードリ
セット処理部１３であり、それ以外の回路部はセット・
リセット処理部１２である。

第４図は同期カウンタ部である。リードリセット処理部
１３は８ビツトのシフトレジスタ１３ａ及びその他のゲ
ート回路より構成されており、該リードリセット回路１
３からは制御信号ＬＯＡＤが出力され、同期カウンタ部
１１のアンドゲート１１ａに入る。

同期カウンタ部１１は、前記アンドゲート１１ａに加え
て、初期値設定機能付きの４ビットカウンタ１１ｂ〜１
１ｄ、カウンタ１１ｄのキャリーアウトＣＯを反転させ
るインバータｌｉｅより構成されている。カウンタｌｌ
ｂ〜１１ｄは、それぞれのキャリーアウトＣＯが次の段
の桁上げ人力Ｐに入る直列接続となっており、いずれも
クロ・ツク人力ＣＫにはクロック１　（リードクロック
）が入っている。

カウンタｌｌｂの初期値は、Ａ、Ｐ、Ｔが“１”、Ｂ、
　Ｃ，Ｄが“０”、カウンタｌｌｃの初期値は、Ｃ，Ｔ
が“１″、Ａ、　Ｂ、　Ｄが“０”、カウンタ１．１　
ｄの初期値は、Ａ、　　Ｂ、　、　Ｄ、　Ｔが１＃、Ｃ
が“０”となっている。クリア入力ＣＬＥＡＲは、全て
“１“になっている。

そして、インバータｅの出力がリードリセットパルスと
なり、第２図のリードリセットパルスとなっている。こ
のインバータｌｉｅの出力はアンドゲート１１ａにも人
っている。３人力アンドゲート１１Ｈの他の入力ＰＯＮ
Ｒはパワーオンリセット信号である。

セット・リセット監視部１２は８ビツトシフトレジスタ
１２ｇ、１２ｂ、セット・リセットフリップフロップ１
２ｃ、１２ｄ、Ｄタイプフリップフロップ１２ｅ〜１２
ｋ及びその他のゲート回路より構成されている。クロッ
ク２（ライトクロック）は、Ｄタイプフリップフロップ
１２ｅ、１２ｆ、１２ｇ、１２ｈのクロック人力に入り
、またシフトレジスタ１２ａ、１２ｂ及びリードリセッ
ト処理部１３内のシフトレジスタ１３ａのクロッ゛り人
力ＣＫにも入っている。

ライトリセットパルスはセット・リセットフリップフロ
ップ１２ｃ、１２ｄのセット人力Ｓに入り、リードリセ
ットパルスはセット・リセットフリップフロップ１２Ｃ
のリセット人力Ｒ及びＤりイブフリップフロップ１２ｅ
のＤ入力に入っている。オアゲートｌｉの出力はリード
リセット処理部１３のオアゲート１３ｂに入り、Ｄタイ
プフリップフロップ１２にの出力は、オアゲート１３ｂ
の他方の人力に入っている。ここで、クロック１とクロ
ック２は同一周期で非同期であるものとする。このよう
に構成された回路の動作を説明すれば、以下のとおりで
ある。

第５図乃至第１０図は各部の動作波形を示すタイムチャ
ートである。第５図はライトリセットパルスとリードリ
セットパルスが重なっており、若干ライトリセットパル
スが早い場合、第６図はライトリセットパルスとリード
リセットパルスが重なっており、若干リードリセットパ
ルスが早い場合、第７図はライトリセットパルスとリー
ドリセットパルスが接近しており、ライトリセットパル
スが早い場合、第８図はライトリセットパルスとリード
リセットパルスが接近しており、リードリセットパルス
が早い場合、第９図はライトリセットパルスとリードリ
セットパルスが十分離れており、ライトリセットパルス
が早い場合、第１０図はライトリセットパルスとリード
リセットパルスが十分離れており、リードリセットパル
スが早い場合をそれぞれ示している。回路図各部（Ａ−
Ｖ）の波形を図中に示す。

ライトリセットパルスとリードリセットパルスの位置関
係が第５図から第８図に示すように重なっているか接近
している場合、セット・リセット監視部１２は、ライト
リセットパルスとリードリセットパルスの間隔を求め、
間隔に応じた制御信号Ｊ、Ｒをリードリセット処理部１
３に送る。この結果、リードリセット処理部１３はＶに
示すようなロード（ＬＯＡＤ）信号を出力して同期カウ
ンタ部１１のアンドゲート１１　ａに与える。

この結果、同期カウンタ部１１の各カウンタ１１ｂ〜ｌ
ｉｄに初期設定されているデータが出力側にセットされ
、新たなリードリセットパルスを発生する。この新たな
リードリセットパルスは、リードリセット処理部１３の
出力Ｖとほぼ同一波形となる。この結果、ライトリセッ
トパルスとリードリセットパルスは十分に離れたものと
なり、エラスティックメモリのライトリセットとリード
リセットが重なることはなくなり、動作が不定となるこ
とがなくなる。

なお、第９図、第１０図のようにその前後はともかくラ
イトリセットパルスとリードリセットパルスの間隔が十
分にあいた状態では、セット・リセット監視部１２の出
力Ｊ、　Ｒはいずれも“０゛状態となり、リードリセッ
ト処理部１３はロード信号Ｖを発生しない。従って、そ
のままの動作状態が維持される。

第１１図は第２の発明の一実施例を示す回路図である。

セット・リセット監視部２１は、４ビットカウンタ２１
ａ、２１ｂ、　　これらカウンタ２１ａｒ　　２１ｂの
出力ＩＱＤ、２ＱＤを受けるオアゲート２１Ｃ１該オア
ゲート２１Ｃの出力及びクロック１　（リードクロック
）を受けるアンドゲート２１ｄ及びその他のゲート回路
よりｔｌＥされている。

クロック２はアンドゲート２１ｅを介してカウンタ２１
ｂのクロック人力ＣＫに入る。カウンタ２１ｂ　　２１
ｃの初期値Ａ−Ｄは全て０に設定され、Ｐ、Ｔ、ＬＯＡ
Ｄ入力は“１”に設定されている。ライトリセットパル
スはカウンタ２１ｂのクリア人力ＣＬＥＡＲに入ってい
る。カウンタ２１ｂの出力２ＱＤはオアゲート２１Ｃの
一方の人力に入ると共に、インバータ２１ｆにより反転
された後、前記アンドゲート２１ｅの他方の入力に入っ
ている。

クロック１はアンドゲート２１ｇを介してカウンタ２１
ａのクロック入力ＣＫに入る。リードリセットパルスは
カウンタ２１ａのクリア人力ＣＬＥＡＲに入っている。

該カウンタ２１ａの出力ＩＱＤはオアゲート２１ｃの他
方の人力に入ると共に、インバータ２１ｈにより反転さ
れた後、アンドゲート２１ｇに入っている。アンドゲー
ト２１ｄの一方の入力にはオアゲート２１ｃの出力が入
り、他方の人力にはクロック１が人っている。

リードリセット処理部２２は、直列接続されたカウンタ
２２ａ、２２ｂ、２２ｃ及びカウンタ２２Ｃのキャリー
アウト出力ＣＯを反転させるインバータ２２ｄより構成
されている。そして、該インバータ２２ｄの出力が新た
なリードリセットパルスとなる。カウンタ２２ａは、Ａ
、Ｐ、Ｔが１″に固定され、Ｂ、Ｃ，Ｄが“０”に固定
されている。カウンタ２２ｂは、Ｃ，Ｔが“１″に固定
され、Ａ、Ｂ、Ｄが“Ｏ”に固定されている。

カウンタ２２ｃは、Ａ、Ｂ、Ｄ、Ｔが１”に固定され、
Ｃが“０”に固定されている。

リセット信号は、各カウンタ２２ａ〜２２ｃのクリア入
力ＣＬＥＡＲに共通に入り、リードリセットパルスがロ
ード（ＬＯＡＤ）人力に共通に入り、初期値を出力側に
設定するようになっている。

このように構成された回路の動作を説明すれば、以下の
とおりである。

第１２図は各部の動作波形を示すタイムチャートである
。１フレーム目で、ライトリセットパルスとリードリセ
ットパルスが図に示すように接近していたものとする。

この時のカウンタ２１ａの出力ＩＱＤとカウンタ２１ｂ
の出力２ＱＤは図に示すようなタイミングで“１”に立
ち上がる。これらＩＱＤ、２ＱＤを受けるオアゲート２
１ｃ出力はＩＱＤの立ち上がりに同期して“１”に立ち
上がる。

アンドゲート２１ｄはオアゲート２１ｃが“１”の間だ
けクロック１（リードクロック）をカウントし、その出
力（クロック３）は図に示すようなものとなる。

２フレーム目では、カウンタ２２ｃからのリードリセッ
トパルスは図に示すタイミングで出力され、カウンタ２
１ａは０となり、クロック１のカウントを開始する。こ
の結果、カウンタ２１ａの出力ＩＱＤは図に示すような
ものとなり、２ＱＤとＩＱＤのオアである２１ｃ出力は
ある幅のパルスとなり、このパルスが０″の間は、リー
ドリセット処理部２２のカウンタではクロック３のカウ
ントが停止される。このカウントが停止される期間だけ
、リードリセットパルスの発生は遅れる。

３フレーム目では、リードリセットパルスの発生が遅れ
、オアゲート２１ｃ出力が０°の期間は図に示すように
狭くなる。この期間はクロック３はクロックを出さない
ので、リードリセット処理部２２のカウンタではクロッ
ク３のカウントが停止される。このカウントが停止され
る期間だけ、リードリセットパルスの発生は更に遅れる
。最終的には、４フレーム目のリードリセットパルスで
、ライトリセットパルスとの距離が十分離れたものとな
り、このタイミングでライトリセットパルスとリードリ
セットパルスが安定する。このように、第２の発明では
最終的に最適なリードリセットパルスが得られるまで、
複数フレームかかるのが特徴である。

エラスティックメモリの使用形態として、第１３図に示
すように複数用いられることがある。図の例では、エラ
スティックメモリがＥＳＩ〜ＥＳ３の３個用いられてい
る。書込み時には、それぞれのエラスティックメモリに
対してライトクロック（ライトクロック１〜ライトクロ
ツク３）と、ライトリセットパルス（ＷＲ１−ＷＲ３）
が必要である。これに対して、読出し時はリードクロッ
クとリードリセットパルス■１は各エラスティックメモ
リに共通である。

このような回路で、各ライトリセットパルスとリードリ
セットパルスが重ならないようにするには、つまり第１
４図に示すように各ライトリセットパルス西１ゴ〜ＷＲ
３と、リードリセットパルスｎとが重ならないようにす
るには、第２の発明を応用すれば回路設計が可能となる
。

第１５図は、第１３図に示す回路に用いることができる
第２の発明の他の実施例を示す回路図である。第１１図
と同一のものは、同一の符号を伏して示す。図より明ら
かなように、リードリセット処理部２２は第１１図と同
一である。異なるのは、第１１図のカウンタ２１ｂに相
当する部分がカウンタ３１ａ、３１ｂ、３１ｃの３個の
構成となった部分のみである。これらカウンタ３１ａ〜
３１ｃの出力はアンドゲート３１ｄに入る。そして、該
アンドゲート３１ｄ出力が第１１図の２ＱＤ出力に対応
する。リードクロックに関する回路２１ａ、２１ｇ、２
１ｈは第１１図と同じである。

このように構成された回路において、各カウンタ３１ａ
〜３１．　ｃの出力が全て“１″になった期間だけアン
ドゲート３１ｄは“１゛に立ち上がる。

後は、カウンタ２１ａの出力とのオアをオアゲート２１
Ｃでとり、これが“１”の間だけリードクロックをリー
ドリセット処理部２２に入れるようにし、“０“の間は
クロックの人力を停止１ニさせる。

これにより、リードリセット処理部２２からは、どのラ
イトリセットクロックとも重ならないリードリセットパ
ルスを得ることができる。

上述の第２の発明の詳細な説明では、エラスティックメ
モリが３個の場合について説明したが、本発明はこれに
限るものではなく、カウンタブローツクをエラスティッ
クメモリの数に合わせて増設すれば、作意の数のエラス
ティックメモリに対応することができる。

［発明の効果コ 以上、詳細に説明したように、本発明によればエラステ
ィックメモリのライトリセットパルスとリードリセット
パルスが重ならないエラスティックメモリの制御回路を
提供することができる。

【図面の簡単な説明】

第１図は第１の発明の原理ブロック図、第２図は第２の
発明の原理ブロック図、第３図、第４図は第１の発明の
一実施例を示す回路図、 第５図乃至第１０図は各部の動作波形を示すタイムチャ
ート、 第１１図は第２の発明の一実施例を示す回路図、第１２
図は各部の動作波形を示すタイムチャート、 第１３図はエラスティックメモリの使用形態を示す図、 第１４図はライトリセットとリードリセットのタイミン
グを示す図、 第１５図は第２の発明の他の実施例を示す回路図、 第１６図はエラスティックメモリの構成ブロック図、 第１７図はＷＲと１１の重なりを示す図である。 第１図、第２図において、 １１は同期カウンタ部、 １２はセット・リセット監視部、 １３はリードリセット処理部、 ２１はセット・リセット監視部、 ２２はリードリセット処理部である。

Claims (2)

【特許請求の範囲】
1. （１）クロック１（リードクロック）を受けてライトリ
   セットパルスと同じ周期でキャリーアウトを発生し、こ
   のキャリーアウトをエラスティックメモリのリードリセ
   ットパルスとして用いる同期カウンタ部（１１）と、 ライトリセットパルスがきた時をセットと し、リードリセットパルスがきた時をリセットとし、こ
   のセットとリセット間の幅をクロック２（ライトクロッ
   ク）でカウントして求めるセット・リセット監視部（１
   ２）と、 該セット・リセット監視部（１２）の出力 を受けてライトリセットパルスとリードリセットパルス
   が近づいたことを検知すると、リードリセットパルスを
   ライトリセットパルスから離してやるような制御信号を
   前記同期カウンタ部（１１）に与えるリードリセット処
   理部（１３）とにより構成されてなるエラスティックメ
   モリの制御回路。
2. （２）クロック１（リードクロック）、ライトリセット
   パルス、クロック２（ライトクロック）及びリードリセ
   ットパルスを受けてライトリセットパルスとリードリセ
   ットパルスがどの程度接近しているかを監視し、ライト
   リセットパルスとリードリセットパルスがある一定距離
   以内に接近した時、次段のリードリセット処理部（２２
   ）で用いるクロックを一時的に停止させる信号を出力す
   るセット・リセット監視部（２１）と、 該セット・リセット監視部（２１）からの 制御信号を用いてクロックを作成し、これを基に新たな
   リードリセットパルスを出力するリードリセット処理部
   （２２）とにより構成されてなるエラスティックメモリ
   の制御回路。