JP2897787B2 - エラスティックメモリ制御回路 - Google Patents
エラスティックメモリ制御回路Info
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Description
【発明の詳細な説明】 〔概要〕 エラスティックメモリの制御回路に関し、 回路規模、および、コストを増加させることなく、書
き込みアドレスが読み出しアドレスを追い越すことがな
いように制御することを目的とし、 エラスティックメモリにおける所定のアドレスからの
書き込み開始、および、該所定のアドレスからの読み出
し開始のタイミング制御を行うエラスティックメモリ制
御回路において、外部からのデータ書き込み指示に応じ
て、前記エラスティックメモリにおける所定のアドレス
からの書き込み開始のタイミングを発生する書き込み開
始タイミング発生手段と、前記書き込み開始のタイミン
グから第１の所定の時間、アドレス追い越しの危険領域
を示す信号を出力する危険領域信号発生手段と、外部か
らのデータ読み出し要求を受けて、前記アドレス追い越
しの危険領域を示す信号が有効でないときは、詳細エラ
スティックメモリにおける所定のアドレスからの読み出
し開始のタイミングを発生し、前記アドレス追い越しの
危険領域を示す信号が有効であるときは、前記エラステ
ィックメモリにおける所定のアドレスからの読み出し開
始のタイミングを第２の所定の時間遅延して発生する読
み出し開始タイミング発生手段とを有しなるように構成
する。
き込みアドレスが読み出しアドレスを追い越すことがな
いように制御することを目的とし、 エラスティックメモリにおける所定のアドレスからの
書き込み開始、および、該所定のアドレスからの読み出
し開始のタイミング制御を行うエラスティックメモリ制
御回路において、外部からのデータ書き込み指示に応じ
て、前記エラスティックメモリにおける所定のアドレス
からの書き込み開始のタイミングを発生する書き込み開
始タイミング発生手段と、前記書き込み開始のタイミン
グから第１の所定の時間、アドレス追い越しの危険領域
を示す信号を出力する危険領域信号発生手段と、外部か
らのデータ読み出し要求を受けて、前記アドレス追い越
しの危険領域を示す信号が有効でないときは、詳細エラ
スティックメモリにおける所定のアドレスからの読み出
し開始のタイミングを発生し、前記アドレス追い越しの
危険領域を示す信号が有効であるときは、前記エラステ
ィックメモリにおける所定のアドレスからの読み出し開
始のタイミングを第２の所定の時間遅延して発生する読
み出し開始タイミング発生手段とを有しなるように構成
する。
本発明は、エラスティックメモリの制御回路に関す
る。
る。
ディジタル伝送装置のデータ速度変換のためにエラス
ティックメモリが使用されている。エラスティックメモ
リを用いる場合、書き込みアドレスが読み出しアドレス
を追い越してしまうと伝送されたデータが壊れてしまう
ため、書き込みアドレスが読み出しアドレスを追い越さ
れないような制御が必要となる。
ティックメモリが使用されている。エラスティックメモ
リを用いる場合、書き込みアドレスが読み出しアドレス
を追い越してしまうと伝送されたデータが壊れてしまう
ため、書き込みアドレスが読み出しアドレスを追い越さ
れないような制御が必要となる。
第７図は、エラスティックメモリにおける、書き込み
アドレスを読み出しアドレスが追い越す様子を示すもの
である。すなわち、データの読み出し速度が書き込み速
度より大きいときには、データの書き込み開始タイミン
グ（ライトリセットWRタイミング）から所定の危険領域
内の時間にデータの読み出しを開始すると、データの書
き込みおよび読み出しの途中で書き込みアドレスを読み
出しアドレスが追い越すという問題が発生する。
アドレスを読み出しアドレスが追い越す様子を示すもの
である。すなわち、データの読み出し速度が書き込み速
度より大きいときには、データの書き込み開始タイミン
グ（ライトリセットWRタイミング）から所定の危険領域
内の時間にデータの読み出しを開始すると、データの書
き込みおよび読み出しの途中で書き込みアドレスを読み
出しアドレスが追い越すという問題が発生する。
従来は、第８図に示されるように、エラスティックメ
モリを並列に２つ設けて、一方のエラスティックメモリ
にデータを書き込むときは、他方のエラスティックメモ
リからデータを読み出すという制御を行うことにより、
エラスティックメモリにおいて書き込みアドレスが読み
出しアドレスを追い越すことを防いでいた。
モリを並列に２つ設けて、一方のエラスティックメモリ
にデータを書き込むときは、他方のエラスティックメモ
リからデータを読み出すという制御を行うことにより、
エラスティックメモリにおいて書き込みアドレスが読み
出しアドレスを追い越すことを防いでいた。
そのため、エラスティックメモリを二重に設けること
により、回路規模、および、コストが増加するという問
題があった。
により、回路規模、および、コストが増加するという問
題があった。
本発明は、上記の問題点に鑑み、なされたもので、回
路規模、および、コストを増加させることなく、書き込
みアドレスが読み出しアドレスを追い越すことがないよ
うに制御するエラスティックメモリ制御回路を提供する
ことを目的とするものである。
路規模、および、コストを増加させることなく、書き込
みアドレスが読み出しアドレスを追い越すことがないよ
うに制御するエラスティックメモリ制御回路を提供する
ことを目的とするものである。
第１図は、本発明による、エラスティックメモリにお
ける所定のアドレスからの書き込み開始、および、該所
定のアドレスからの読み出し開始のタイミング制御を行
うエラスティックメモリ制御回路の基本構成を示すもの
である。第１図において、１はエラスティックメモリ、
２は書き込み開始タイミング発生手段、３は危険領域信
号発生手段、そして、４は読み出し開始タイミング発生
手段である。
ける所定のアドレスからの書き込み開始、および、該所
定のアドレスからの読み出し開始のタイミング制御を行
うエラスティックメモリ制御回路の基本構成を示すもの
である。第１図において、１はエラスティックメモリ、
２は書き込み開始タイミング発生手段、３は危険領域信
号発生手段、そして、４は読み出し開始タイミング発生
手段である。
書き込み開始タイミング発生手段２は、外部からのデ
ータ書き込み指示に応じて、前記エラスティックメモリ
１における所定のアドレスからの書き込み開始のタイミ
ングを発生する。
ータ書き込み指示に応じて、前記エラスティックメモリ
１における所定のアドレスからの書き込み開始のタイミ
ングを発生する。
危険領域信号発生手段３は、前記書き込み開始のタイ
ミングから第１の所定の時間、アドレス追い越しの危険
領域を示す信号を出力する。
ミングから第１の所定の時間、アドレス追い越しの危険
領域を示す信号を出力する。
読み出し開始タイミング発生手段４は、外部からのデ
ータ読み出し要求を受けて、前記アドレス追い越しの危
険領域を示す信号が有効でないときは、前記エラスティ
ックメモリ１における所定のアドレスからの読み出し開
始のタイミングを発生し、前記アドレス追い越しの危険
領域を示す信号が有効であるときは、前記エラスティッ
クメモリ１における所定のアドレスからの読み出し開始
のタイミングを第２の所定の時間遅延して発生する。
ータ読み出し要求を受けて、前記アドレス追い越しの危
険領域を示す信号が有効でないときは、前記エラスティ
ックメモリ１における所定のアドレスからの読み出し開
始のタイミングを発生し、前記アドレス追い越しの危険
領域を示す信号が有効であるときは、前記エラスティッ
クメモリ１における所定のアドレスからの読み出し開始
のタイミングを第２の所定の時間遅延して発生する。
読み出し開始タイミング発生手段４は、外部からのデ
ータ読み出し要求を受けても、前記アドレス追い越しの
危険領域を示す信号が有効であるときは、前記エラステ
ィックメモリ１における所定のアドレスからの読み出し
開始のタイミングを前記第２の所定の時間遅延して発生
するので、書き込みアドレスが読み出しアドレスを追い
越すことがなくなり、また、エラスティックメモリを二
重に設けることがないので、回路規模、および、コスト
が増加するという問題もない。
ータ読み出し要求を受けても、前記アドレス追い越しの
危険領域を示す信号が有効であるときは、前記エラステ
ィックメモリ１における所定のアドレスからの読み出し
開始のタイミングを前記第２の所定の時間遅延して発生
するので、書き込みアドレスが読み出しアドレスを追い
越すことがなくなり、また、エラスティックメモリを二
重に設けることがないので、回路規模、および、コスト
が増加するという問題もない。
第２図は、本発明の実施例の構成を示すものである。
第２図において、10はエラスティックメモリ、11は1/2
分周回路、12はリードリセット信号発生回路、13および
14はデコード回路、そして、15および16はカウンタであ
る。
第２図において、10はエラスティックメモリ、11は1/2
分周回路、12はリードリセット信号発生回路、13および
14はデコード回路、そして、15および16はカウンタであ
る。
第２図の構成は、データの速度変換を行うために、例
えば、受信データのフレーム同期信号に同期して受信デ
ータを１フレーム単位でエラスティックメモリ10に書き
込んで、図示しない出力側からのデータ読み出し要求に
応じて、エラスティックメモリ10に書き込まれたデータ
を読み出すものである。
えば、受信データのフレーム同期信号に同期して受信デ
ータを１フレーム単位でエラスティックメモリ10に書き
込んで、図示しない出力側からのデータ読み出し要求に
応じて、エラスティックメモリ10に書き込まれたデータ
を読み出すものである。
カウンタ15は、上記のフレーム同期信号等のような、
１回のデータ書き込みの開始のタイミングを指示する周
期的なライトデータ周期信号によってリセットされ、デ
ータ書き込みクロックWCLKをカウントするもの、そし
て、カウンタ16は、読み出し側からの、１回のデータ読
み出しの要求タイミングを指示する周期的なリードデー
タ周期信号によってリセットされ、データ読み出しクロ
ックRCLKをカウントするものである。
１回のデータ書き込みの開始のタイミングを指示する周
期的なライトデータ周期信号によってリセットされ、デ
ータ書き込みクロックWCLKをカウントするもの、そし
て、カウンタ16は、読み出し側からの、１回のデータ読
み出しの要求タイミングを指示する周期的なリードデー
タ周期信号によってリセットされ、データ読み出しクロ
ックRCLKをカウントするものである。
カウンタ15および16各々の出力は、それぞれ、デコー
ド回路13および14にてデコードされ、それぞれ、カウン
トが所定の値になると、原ライトリセット信号WR′およ
び、原リードリセット信号RR′を出力する。さらに、デ
コード回路13は、本発明によって、前記書き込み開始の
タイミングから所定の時間、アドレス追い越しの危険領
域を示す信号を出力する。この所定の時間は、前述の第
８図に危険領域として示されたような、１周期のデータ
ド書き込みの間にデータ読み出しのアドレスがデータ書
き込みのアドレスを追い越す危険のある時間として、予
め、１周期に書き込まれるデータ量、データ書き込み速
度、および、データ読み出し速度から決定して、データ
回路13に設定しておく。また、デコード回路14は、読み
出し側の要求により、各周期のデータ読み出し毎に所定
の時間データの読み出しを停止する読み出し禁止信号
（リードインヒビット信号RINH）をエラスティックメモ
リ10に対して出力する。
ド回路13および14にてデコードされ、それぞれ、カウン
トが所定の値になると、原ライトリセット信号WR′およ
び、原リードリセット信号RR′を出力する。さらに、デ
コード回路13は、本発明によって、前記書き込み開始の
タイミングから所定の時間、アドレス追い越しの危険領
域を示す信号を出力する。この所定の時間は、前述の第
８図に危険領域として示されたような、１周期のデータ
ド書き込みの間にデータ読み出しのアドレスがデータ書
き込みのアドレスを追い越す危険のある時間として、予
め、１周期に書き込まれるデータ量、データ書き込み速
度、および、データ読み出し速度から決定して、データ
回路13に設定しておく。また、デコード回路14は、読み
出し側の要求により、各周期のデータ読み出し毎に所定
の時間データの読み出しを停止する読み出し禁止信号
（リードインヒビット信号RINH）をエラスティックメモ
リ10に対して出力する。
分周回路11は、上記の原ライトリセット信号WR′を1/
2分周して、エラスティックメモリ10に対して、初期ア
ドレスからのデータ書き込みを指示するライトリセット
信号WRとして出力する。これに対応して、本実施例にお
けるエラスティックメモリ10は、少なくとも２周期分の
データを書き込み容量を有しているものとする。
2分周して、エラスティックメモリ10に対して、初期ア
ドレスからのデータ書き込みを指示するライトリセット
信号WRとして出力する。これに対応して、本実施例にお
けるエラスティックメモリ10は、少なくとも２周期分の
データを書き込み容量を有しているものとする。
リードリセット信号発生回路12は、前記危険領域を示
す信号および上記原リードリセット信号RR′を入力し
て、もし、危険領域を示す信号が有効でないならば、エ
ラスティックメモリ10に対して、原リードリセット信号
RR′を２分周した信号を生成して、初期アドレスからの
データ読み出しを指示するリードリセット信号RRとして
出力する。 第３図は、第２図の構成のタイミングを示
すものである。
す信号および上記原リードリセット信号RR′を入力し
て、もし、危険領域を示す信号が有効でないならば、エ
ラスティックメモリ10に対して、原リードリセット信号
RR′を２分周した信号を生成して、初期アドレスからの
データ読み出しを指示するリードリセット信号RRとして
出力する。 第３図は、第２図の構成のタイミングを示
すものである。
第３図に示されるように、ライトデータ周期信号に応
じてデコード回路13より原ライトリセット信号WR′が出
力され、1/2分周回路11より、ライトリセット信号WRが
出力され、エラスティックメモリ10に印加される。これ
により、２周期分のデータ１のエラスティックメモリ10
への書き込みが開始される。
じてデコード回路13より原ライトリセット信号WR′が出
力され、1/2分周回路11より、ライトリセット信号WRが
出力され、エラスティックメモリ10に印加される。これ
により、２周期分のデータ１のエラスティックメモリ10
への書き込みが開始される。
上記と並行して、読み出し側から１回のデータ読み出
しの要求のタイミングを指示する周期的なリードデータ
周期信号がデコード回路14へ入力されると、デコード回
路14から原リードリセット信号RR′がリードリセット信
号発生回路12に対して出力されるとき、もし、危険領域
を示す信号が有効でないならば、エラスティックメモリ
10に対して、初期アドレスからのデータ読み出しを指示
するリードリセット信号RRとして出力する。これに応じ
て、エラスティックメモリ10の初期アドレスからは、デ
ータの読み出しが開始される。危険領域を示す信号が有
効であるときは、エラスティックメモリ10に対してのリ
ードリセット信号RRの出力を原リードリセット信号RR′
の１周期の時間延期する。但し、読み出し禁止信号（リ
ードインヒビット信号RINH）が有効である間は、データ
の読み出しは停止される。
しの要求のタイミングを指示する周期的なリードデータ
周期信号がデコード回路14へ入力されると、デコード回
路14から原リードリセット信号RR′がリードリセット信
号発生回路12に対して出力されるとき、もし、危険領域
を示す信号が有効でないならば、エラスティックメモリ
10に対して、初期アドレスからのデータ読み出しを指示
するリードリセット信号RRとして出力する。これに応じ
て、エラスティックメモリ10の初期アドレスからは、デ
ータの読み出しが開始される。危険領域を示す信号が有
効であるときは、エラスティックメモリ10に対してのリ
ードリセット信号RRの出力を原リードリセット信号RR′
の１周期の時間延期する。但し、読み出し禁止信号（リ
ードインヒビット信号RINH）が有効である間は、データ
の読み出しは停止される。
第４図は、エラスティックメモリのアドレスと、デー
タ書き込みおよび読み出しのタイミングとの関係を示す
図である。
タ書き込みおよび読み出しのタイミングとの関係を示す
図である。
第４図に示されるように、第３図の最初の原リードリ
セット信号RR′のタイミングでは、危険領域にあるた
め、その時点から読み出しを開始しても、点Ａにおいて
読み出しアドレスが書き込みアドレスを追い越してしま
うが、本実施例においては、原リードリセット信号RR′
のタイミングが危険領域にあるときは、１周期遅らせて
リードリセット信号RRをエラスティックメモリ10に出力
するようにするため、読み出しアドレスが書き込みアド
レスを追い越してしまうことはなくなる。
セット信号RR′のタイミングでは、危険領域にあるた
め、その時点から読み出しを開始しても、点Ａにおいて
読み出しアドレスが書き込みアドレスを追い越してしま
うが、本実施例においては、原リードリセット信号RR′
のタイミングが危険領域にあるときは、１周期遅らせて
リードリセット信号RRをエラスティックメモリ10に出力
するようにするため、読み出しアドレスが書き込みアド
レスを追い越してしまうことはなくなる。
第５図は、第２図のリードリセット信号発生回路の構
成例を示すものである。
成例を示すものである。
第５図において、21,23,26,および,28はAND回路、22,
25,および,30はＤフリップフロップ回路、24および29は
OR回路、27はインバータ、そして、31はEOR回路であ
る。
25,および,30はＤフリップフロップ回路、24および29は
OR回路、27はインバータ、そして、31はEOR回路であ
る。
リードリセット信号発生回路には、エラスティックメ
モリ10をイネーブルにする制御信号（ESイネーブル）、
前記危険領域を示す信号、データ読み出しクロックRCL
K、および、原リードリセット信号RR′を入力して、上
記のリードリセット信号RRを出力する。
モリ10をイネーブルにする制御信号（ESイネーブル）、
前記危険領域を示す信号、データ読み出しクロックRCL
K、および、原リードリセット信号RR′を入力して、上
記のリードリセット信号RRを出力する。
AND回路21は、ESイネーブルおよび危険領域を示す信
号を入力し、その出力は、Ｄフリップフロップ回路22の
Ｄ入力端子およびAND回路23の一方の入力端子に入力さ
れる。AND回路23の他方の入力端子には、Ｄフリップフ
ロップ回路22の出力が印加される。AND回路23の出力
は、OR回路24の一方の入力端子に入力され、OR回路24の
出力はＤフリップフロップ回路25のＤ入力として印加さ
れる。ここで、Ｄフリップフロップ回路22および23のエ
ッジトリガ入力端子には読み出しクロックRCLKが印加れ
る。Ｄフリップフロップ回路25のクリア入力としては、
前記ESイネーブル信号が反転されて入力されている。Ｄ
フリップフロップ回路25のＱ出力は、AND回路26の一方
の入力および前記OR回路24の他方の入力として印加され
る。AND回路26の他方の入力端子には、前記危険領域を
示す信号が入力される。AND回路26の出力は、AND回路28
の１つの入力として印加されると共に、インバータ27に
おいて反転されて、OR回路29の一方の入力端子に印加さ
れる。
号を入力し、その出力は、Ｄフリップフロップ回路22の
Ｄ入力端子およびAND回路23の一方の入力端子に入力さ
れる。AND回路23の他方の入力端子には、Ｄフリップフ
ロップ回路22の出力が印加される。AND回路23の出力
は、OR回路24の一方の入力端子に入力され、OR回路24の
出力はＤフリップフロップ回路25のＤ入力として印加さ
れる。ここで、Ｄフリップフロップ回路22および23のエ
ッジトリガ入力端子には読み出しクロックRCLKが印加れ
る。Ｄフリップフロップ回路25のクリア入力としては、
前記ESイネーブル信号が反転されて入力されている。Ｄ
フリップフロップ回路25のＱ出力は、AND回路26の一方
の入力および前記OR回路24の他方の入力として印加され
る。AND回路26の他方の入力端子には、前記危険領域を
示す信号が入力される。AND回路26の出力は、AND回路28
の１つの入力として印加されると共に、インバータ27に
おいて反転されて、OR回路29の一方の入力端子に印加さ
れる。
前記原リードリセット信号RR′は上記のAND回路28の
他の１つの入力端子に印加されると共に、EOR回路31の
一方の入力端子に印加される。EOR回路31の出力はOR回
路29の他方の入力端子に印加される。OR回路29の出力は
Ｄフリップフロップ回路30のＤ入力端子に印加される。
Ｄフリップフロップ回路30のエッジトリガ入力端子には
前記読み出しクロックRCLKが印加されている。Ｄフリッ
プフロップ回路30のＱ出力は前記AND回路28のもう１つ
の入力端子に印加されている。Ｄフリップフロップ回路
30の出力は前記EOR回路31の他方の入力端子に印加さ
れている。
他の１つの入力端子に印加されると共に、EOR回路31の
一方の入力端子に印加される。EOR回路31の出力はOR回
路29の他方の入力端子に印加される。OR回路29の出力は
Ｄフリップフロップ回路30のＤ入力端子に印加される。
Ｄフリップフロップ回路30のエッジトリガ入力端子には
前記読み出しクロックRCLKが印加されている。Ｄフリッ
プフロップ回路30のＱ出力は前記AND回路28のもう１つ
の入力端子に印加されている。Ｄフリップフロップ回路
30の出力は前記EOR回路31の他方の入力端子に印加さ
れている。
第６図は、第５図の構成のタイミングを示すものであ
る。第６図に示されるように、上記の危険領域を示す信
号が有効でなくなって、第５図のAND回路26の出力Ｂが
Ｈレベルとなると、以後、原リードリセット信号RR′が
入力される毎にＤフリップフロップ回路30のＱ出力Ｃは
反転し、AND回路28は、信号ＢおよびＣが共にＨレベル
であるときのみ、原リードリセット信号RR′を通過させ
る。すなわち、危険領域を示す信号が有効でないとき、
原リードリセット信号RR′を1/2分周した信号をリード
リセット信号RRとして出力する。
る。第６図に示されるように、上記の危険領域を示す信
号が有効でなくなって、第５図のAND回路26の出力Ｂが
Ｈレベルとなると、以後、原リードリセット信号RR′が
入力される毎にＤフリップフロップ回路30のＱ出力Ｃは
反転し、AND回路28は、信号ＢおよびＣが共にＨレベル
であるときのみ、原リードリセット信号RR′を通過させ
る。すなわち、危険領域を示す信号が有効でないとき、
原リードリセット信号RR′を1/2分周した信号をリード
リセット信号RRとして出力する。
本発明のエラスティックメモリ制御回路によれば、回
路規模、および、コストを増加させることなく、書き込
みアドレスが読み出しアドレスを追い越すことがないよ
うに制御することができる。
路規模、および、コストを増加させることなく、書き込
みアドレスが読み出しアドレスを追い越すことがないよ
うに制御することができる。
第１図は本発明の基本構成図、 第２図は本発明の実施例の構成図、 第３図は、第２図の構成のタイミングを示す図、 第４図は、エラスティックメモリのアドレスと、データ
書き込みおよび読み出しのタイミングとの関係を示す
図、 第５図は、第２図のリードリセット信号発生回路の構成
例を示す図、 第６図は、第５図の構成タイミングを示す図、 第７図は、エラスティックメモリにおける、書き込みア
ドレスを読み出しアドレスが追い越す様子を示す図、そ
して、 第８図は、従来のエラスティックメモリにおいて書き込
みアドレスが読み出しアドレスを追い越すことを防ぐた
めの構成例を示す図である。 〔符号の説明〕 １……エラスティックメモリ、２……書き込み開始タイ
ミング発生手段、３……危険領域信号発生手段、４……
読み出し開始タイミング発生手段、10……エラスティッ
クメモリ、11……1/2分周回路、12……リードリセット
信号発生回路、13,14……デコード回路、15,16……カウ
ンタ、21,23,26,28……AND回路、22,25,30……Ｄフリッ
プフロップ回路、24,29……OR回路、27……インバー
タ、31……EOR回路。
書き込みおよび読み出しのタイミングとの関係を示す
図、 第５図は、第２図のリードリセット信号発生回路の構成
例を示す図、 第６図は、第５図の構成タイミングを示す図、 第７図は、エラスティックメモリにおける、書き込みア
ドレスを読み出しアドレスが追い越す様子を示す図、そ
して、 第８図は、従来のエラスティックメモリにおいて書き込
みアドレスが読み出しアドレスを追い越すことを防ぐた
めの構成例を示す図である。 〔符号の説明〕 １……エラスティックメモリ、２……書き込み開始タイ
ミング発生手段、３……危険領域信号発生手段、４……
読み出し開始タイミング発生手段、10……エラスティッ
クメモリ、11……1/2分周回路、12……リードリセット
信号発生回路、13,14……デコード回路、15,16……カウ
ンタ、21,23,26,28……AND回路、22,25,30……Ｄフリッ
プフロップ回路、24,29……OR回路、27……インバー
タ、31……EOR回路。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−82317（ＪＰ，Ａ) 特開 昭62−243446（ＪＰ，Ａ) 特開 昭57−87265（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H04L 29/08
Claims (2)
- 【請求項１】エラスティックメモリ（１）における所定
のアドレスからの書き込み開始、および、該所定のアド
レスからの読み出し開始のタイミング制御を行うエラス
ティックメモリ制御回路において、 外部からのデータ書き込み指示に応じて、前記エラステ
ィックメモリ（１）における所定のアドレスからの書き
込み開始のタイミングを発生する書き込み開始タイミン
グ発生手段（２）と、 前記書き込み開始のタイミングから第１の所定の時間、
アドレス追い越しの危険領域を示す信号を出力する危険
領域信号発生手段（３）と、 外部からのデータ読み出し要求を受けて、前記アドレス
追い越しの危険領域を示す信号が有効でないときは、前
記エラスティックメモリ（１）における所定のアドレス
からの読み出し開始のタイミングを発生し、前記アドレ
ス追い越しの危険領域を示す信号が有効であるときは、
前記エラスティックメモリ（１）における所定のアドレ
スからの読み出し開始のタイミングを第２の所定の時間
遅延して発生する読み出し開始タイミング発生手段
（４）とを有しなることを特徴とするエラスティックメ
モリ制御回路。 - 【請求項２】前記外部からのデータ書き込み指示、およ
び、前記外部からのデータ読み出し要求は、それぞれ、
周期的になされ、前記外部からのデータ書き込み、およ
び、前記外部からのデータ読み出しは、それぞれ、所定
の単位データ長毎に行われ、前記第２の所定の時間は、
該所定の単位データ長の1/2のよみだし時間に対応する
時間である請求項１記載のエラスティックメモリ制御回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2234566A JP2897787B2 (ja) | 1990-09-06 | 1990-09-06 | エラスティックメモリ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2234566A JP2897787B2 (ja) | 1990-09-06 | 1990-09-06 | エラスティックメモリ制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04115753A JPH04115753A (ja) | 1992-04-16 |
| JP2897787B2 true JP2897787B2 (ja) | 1999-05-31 |
Family
ID=16973025
Family Applications (1)
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|---|---|---|---|
| JP2234566A Expired - Lifetime JP2897787B2 (ja) | 1990-09-06 | 1990-09-06 | エラスティックメモリ制御回路 |
Country Status (1)
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| JP (1) | JP2897787B2 (ja) |
Families Citing this family (4)
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-
1990
- 1990-09-06 JP JP2234566A patent/JP2897787B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04115753A (ja) | 1992-04-16 |
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