JPS59106016A - マイクロコンピユ−タ - Google Patents
マイクロコンピユ−タInfo
- Publication number
- JPS59106016A JPS59106016A JP57215429A JP21542982A JPS59106016A JP S59106016 A JPS59106016 A JP S59106016A JP 57215429 A JP57215429 A JP 57215429A JP 21542982 A JP21542982 A JP 21542982A JP S59106016 A JPS59106016 A JP S59106016A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- signal
- cpu
- clock
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、低速なものを含む複数種類の半導体メモリを
主記憶に使用する場合にも、全体としては比較的高速で
効藁良く作動するようにしたマイクロコンピュータに関
する。
主記憶に使用する場合にも、全体としては比較的高速で
効藁良く作動するようにしたマイクロコンピュータに関
する。
マイクロコンピュータには、アクセスタイムの異なる複
数種類の半導体メモリを主記憶に使用することが多い。
数種類の半導体メモリを主記憶に使用することが多い。
その場合、大形システムの鎌にバッファを介することは
なく、一般には直接接続する。またマイクロコンピュー
タもｃＰＵ自体は一般にかなシ高速で動作可能である。
なく、一般には直接接続する。またマイクロコンピュー
タもｃＰＵ自体は一般にかなシ高速で動作可能である。
そのためＣＰＵにはクロック遅延用端子が設けてあ、９
、ＣＰ’Ｕに比し低速（アクセスタイムが遅い）な半導
体メモリを使用する場合には、この端子を用いてＣＰＵ
のサイクルタイムを制御するようになっているが、この
クロ、り遅延は一定の幅で、例えば１／２に分周するな
どかなシ大幅にしか行なえないため、ＣＰＵ処理時間に
むだが生じ、その分だけ処理時間が遅くなるという問題
があった。また使用する半導体メモリのうち、例えばＲ
ＡＭは比較的高速なのに、ＥＰＲＯＭが低速な場合など
、クロックを一番遅いものを考慮して選定しなければな
らず、マイクロコンピュータのシステム全体の処理速度
が遅くなってしまうという問題があった。
、ＣＰ’Ｕに比し低速（アクセスタイムが遅い）な半導
体メモリを使用する場合には、この端子を用いてＣＰＵ
のサイクルタイムを制御するようになっているが、この
クロ、り遅延は一定の幅で、例えば１／２に分周するな
どかなシ大幅にしか行なえないため、ＣＰＵ処理時間に
むだが生じ、その分だけ処理時間が遅くなるという問題
があった。また使用する半導体メモリのうち、例えばＲ
ＡＭは比較的高速なのに、ＥＰＲＯＭが低速な場合など
、クロックを一番遅いものを考慮して選定しなければな
らず、マイクロコンピュータのシステム全体の処理速度
が遅くなってしまうという問題があった。
本発明の目的は、アクセスタイムの異なる複数種類の半
導体メモリを使用したマイクロコンピーータを、それぞ
れのメモリに合わせた可変クロックで動作させ、全体と
して極力処理速度を早くしたシステムを提供することに
ある。
導体メモリを使用したマイクロコンピーータを、それぞ
れのメモリに合わせた可変クロックで動作させ、全体と
して極力処理速度を早くしたシステムを提供することに
ある。
上記目的を達成するために本発明においては（ＣＰＵか
らのメモリアドレヌ信号に応じて、アドレス該当メモリ
に適した周波数のクロックをＣＰＵに供給する手段を設
け、ＣＰＵと各メモリ間の読み書き動作がそれぞｈのメ
モリに適合する範囲内で極力高速で行なわわるようにし
、た〔発明の実施例〕 図は本発明の一実施例を示すプロ、ツク図で、１はＣＰ
Ｕ、２はＣＰＵアドレス信号線、６は半導体メモリ（ア
クセスタイムの異なる複数種類よりなる。）、４はＣＰ
Ｕアドレス信号デコード回路、５は半導体メモリ選択信
号、６はＣＰＵクロック周波数調整回路、７はＣＰＵク
ロックパルス、８はクロック発振回路、９はＣＰＵデー
タ信号線である。半導体メモリ６の読出し又は書込みを
しようとするアドレスを指定するためのＣＰＵアドレス
信号はＣＰＵ１から信号線２を経てメモリ６に行く。こ
のアドレスが存在するメモリを複数種類のメモリの中か
ら選択するため、アドレス信号はデコード回路４により
デコードさｈ１メモリ選択信号５としてメモリ乙に与え
られる。半導体メモリ６からの応答信号は一定時間後、
データ信号線９を経てＣＰＵ１に伝達される。このとき
、メモリ選択信号５はクロック周波数調整回路乙にも伝
えらｈ選択信号５により選択されるメモリのアクセスタ
イムに適した周波数のクロックパルス７をＣＰＵ１に供
給して、選択されたメモリからの応答信号発生のタイミ
ングに適応してＣＰＵがメモリからの信号を取込むよう
に、ＣＰＵのクロックのタイミングを調整する。実際に
は、クロック発振回路８が発生した所定周波数のクロッ
クを調整回路６が所望値に変換しても、発振回路８と調
整回路６とが一体になっていて所望周波数のクロックを
発生しても、あるいはそれぞれ異なる特定周波数で発振
する複数の発振回路８の中から所望周波数のものを調整
回路６が選択するようにしてもよい。それぞわの場合に
応じて性能価格比最高の手段を採ハばよい。
らのメモリアドレヌ信号に応じて、アドレス該当メモリ
に適した周波数のクロックをＣＰＵに供給する手段を設
け、ＣＰＵと各メモリ間の読み書き動作がそれぞｈのメ
モリに適合する範囲内で極力高速で行なわわるようにし
、た〔発明の実施例〕 図は本発明の一実施例を示すプロ、ツク図で、１はＣＰ
Ｕ、２はＣＰＵアドレス信号線、６は半導体メモリ（ア
クセスタイムの異なる複数種類よりなる。）、４はＣＰ
Ｕアドレス信号デコード回路、５は半導体メモリ選択信
号、６はＣＰＵクロック周波数調整回路、７はＣＰＵク
ロックパルス、８はクロック発振回路、９はＣＰＵデー
タ信号線である。半導体メモリ６の読出し又は書込みを
しようとするアドレスを指定するためのＣＰＵアドレス
信号はＣＰＵ１から信号線２を経てメモリ６に行く。こ
のアドレスが存在するメモリを複数種類のメモリの中か
ら選択するため、アドレス信号はデコード回路４により
デコードさｈ１メモリ選択信号５としてメモリ乙に与え
られる。半導体メモリ６からの応答信号は一定時間後、
データ信号線９を経てＣＰＵ１に伝達される。このとき
、メモリ選択信号５はクロック周波数調整回路乙にも伝
えらｈ選択信号５により選択されるメモリのアクセスタ
イムに適した周波数のクロックパルス７をＣＰＵ１に供
給して、選択されたメモリからの応答信号発生のタイミ
ングに適応してＣＰＵがメモリからの信号を取込むよう
に、ＣＰＵのクロックのタイミングを調整する。実際に
は、クロック発振回路８が発生した所定周波数のクロッ
クを調整回路６が所望値に変換しても、発振回路８と調
整回路６とが一体になっていて所望周波数のクロックを
発生しても、あるいはそれぞれ異なる特定周波数で発振
する複数の発振回路８の中から所望周波数のものを調整
回路６が選択するようにしてもよい。それぞわの場合に
応じて性能価格比最高の手段を採ハばよい。
なお、ＣＰＵ自体の速歴がどのメモリよシもかなり早い
ような場合には、ＣＰＵとメモリとの間でチー々のやり
とりをする時以外は、すなわち、ＣＰＵ内部だけで処理
する時には、ＣＰＵ木来の早いクロ１，２りに復帰する
ようにしておくことは言うまでもない。
ような場合には、ＣＰＵとメモリとの間でチー々のやり
とりをする時以外は、すなわち、ＣＰＵ内部だけで処理
する時には、ＣＰＵ木来の早いクロ１，２りに復帰する
ようにしておくことは言うまでもない。
以上説明したように本発明によれば、簡単な回路を付加
するだけでマイクロコンピユー々全体の処理効率を向上
させることができる。
するだけでマイクロコンピユー々全体の処理効率を向上
させることができる。
図は本発明一実施例のブロック図である。
１・・・ＣＰＵ、 ２・・・アドレス信号線
、６・・・メモリ、 ４・・・アドレス信号デ
コード回路、 ５・・・メモリ選択信号、
６・・・ＣＰＵクロック周波数調整回路、７・・・ＣＰ
Ｕクロックパルス、 ８・・・クロック発振回路、 ９・・・データ信号線。 代理人弁理士 薄 １）利 簿
、６・・・メモリ、 ４・・・アドレス信号デ
コード回路、 ５・・・メモリ選択信号、
６・・・ＣＰＵクロック周波数調整回路、７・・・ＣＰ
Ｕクロックパルス、 ８・・・クロック発振回路、 ９・・・データ信号線。 代理人弁理士 薄 １）利 簿
Claims (1)
- １、゛ アクセスタイムの異なる複数種類の半導体メ
モリを、主記憶に使用するマイクロコンピユー〃におい
て、ＣＰＵからのメモリアドレス信号に応じて、アドレ
ス該当メモリに適した周波数のクロックをＣＰＵに供給
する手段を設けたことを特徴とするマイクロコンピュー
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57215429A JPS59106016A (ja) | 1982-12-10 | 1982-12-10 | マイクロコンピユ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57215429A JPS59106016A (ja) | 1982-12-10 | 1982-12-10 | マイクロコンピユ−タ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59106016A true JPS59106016A (ja) | 1984-06-19 |
Family
ID=16672186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57215429A Pending JPS59106016A (ja) | 1982-12-10 | 1982-12-10 | マイクロコンピユ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59106016A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02181252A (ja) * | 1988-05-27 | 1990-07-16 | Seiko Epson Corp | 情報処理装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56168249A (en) * | 1980-05-30 | 1981-12-24 | Hitachi Ltd | Clock generating circuit |
-
1982
- 1982-12-10 JP JP57215429A patent/JPS59106016A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56168249A (en) * | 1980-05-30 | 1981-12-24 | Hitachi Ltd | Clock generating circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02181252A (ja) * | 1988-05-27 | 1990-07-16 | Seiko Epson Corp | 情報処理装置 |
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