JPH11282676A - 演算処理方法およびマイクロプロセッサ装置 - Google Patents

Abstract

(57)【要約】 【課題】レジスタ−メモリ間演算を効率よいパイプライ
ン処理を維持した状態で行いたい。 【解決手段】通常のメモリ−アクセスのためのアドレス
出力は、経路を介してＭＥＭステージに出力される。
レジスタ−メモリ間演算のためのロード命令のアドレス
出力は、経路およびを介してＡＬＵステージに出力
される。経路は、ソース側のロードデータが必要な場
合のパスであり、経路は、デスティネーション側のロ
ードデータが必要な場合のパスである。経路は、命令
実行後の最後のストア命令のためのアドレス出力のパス
である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高速にパイプライ
ン処理が行えるマイクロプロセッサ装置および演算処理
方法に関する。

【０００２】

【従来の技術】従来のＲＩＳＣでは、ロード／ストアの
アーキテクチャをとっているために、演算は全てレジス
タ−レジスタ間で行われる。一方で、組み込み用途のＣ
ＲＩＳＣでは、コードサイズの問題などから、レジスタ
−メモリ間の演算を基本的な命令に関してサポートして
いるものが多い。たとえば、（１）〜（３）に示すよう
な加算命令などである。

【０００３】

【数１】 add.w #imm:16, @RWd …（１） add.w RWs, @RWd …（２） add.w @RWS, RWD …（３）

【０００４】この命令を実行するためには、まずメモリ
からデータをロードしてきて、演算を行い、必要に応じ
てメモリまたはレジスタファイルにデータを書き戻すと
いう処理を行うことになる。

【０００５】ところで、通常行われている、たとえば命
令（インスラクション）フェッチ＆デコードステージ
（ＩＤ）、レジスタフェッチステージ（ＲＦ）、演算実
行ステージ（ＡＬＵ）、メモリーステージ（ＭＥＭ）お
よびライトバックステージ（ＷＢ）というような５つの
ステージからなるパイプライン処理を行う場合、ロード
命令のメモリアドレス出力は、ＡＬＵステージで行うよ
うにしているものが多い。また、メモリに対するアドレ
スの出力を、図６に示すように、ＭＥＭステージで行
い、ロードデータの取り込みおよびストアデータの書き
込みを、ＷＢステージの前半期間であるフェーズΦ１で
行うようにしたものもある。

【０００６】

【発明が解決しようとする課題】しかしながら、前述し
たような方法では、いずれにおいても結果的にパイプラ
イン処理にインターロックがかかってしまい、効率よく
処理をすることができなくなってしまうという問題があ
る。

【０００７】前述したような、ＡＬＵステージでロード
命令のメモリアドレスを出力する方法においては、たと
えばポストインクリメント、プリデクリメント、ディス
プレースメント付きレジスタ間などのアドレッシングモ
ードなどの、メモリのアドレス計算を行う必要のある命
令については、そのたびにＡＬＵのステージに１回イン
ターロックをかける必要が生じる。また、このアドレス
計算には、通常、アドレス系のデータバスのアダーを使
って実行アドレスを計算させていているものが多く、別
途アダーなどの回路が必要となるため、回路規模が大き
くなるという問題もある。

【０００８】また、ＭＥＭステージでアドレス出力を行
う方法によれば、実行アドレス計算を必要とするような
命令についてはインターロックをかけなくても済むとい
う利点があるが、ロード遅延に対する処置をコンパイラ
の技術を使って最適化しなければならないという問題が
生じる。図６に示すタイミングで単純にレジスタ−メモ
リ間の演算を行うと、図７に示すように、４サイクル目
のＡＬＵステージで使用するロードデータが１サイクル
目のＷＢステージ以降でないと確定しないため、２サイ
クル目と３サイクル目にインターロックがかかり、実行
に４パイプラインサイクルかかってしまうのである。

【０００９】したがって、本発明の目的は、回路規模を
大きくすることなく、レジスタ−メモリ間の演算に要す
るサイクル数を少しでも短縮し、効率よくパイプライン
処理が行え、ひいては所望の演算処理を高速に行えるよ
うな、演算処理方法を提供することにある。また、本発
明の他の目的は、回路規模を大きくすることなく、レジ
スタ−メモリ間の演算に要するサイクル数を少しでも短
縮し、効率よくパイプライン処理が行え、ひいては所望
の演算処理を高速に行えるような、マイクロプロセッサ
装置を提供することにある。

【００１０】

【課題を解決するための手段】前記課題を解決するため
に、本願発明者は前記レジスタ−メモリ間の演算がアド
レス計算を必要としない命令に限られていることに着目
し、レジスタ−メモリ間演算の最初のロード命令の実行
を、通常のロード命令より１サイクル前で行うようにし
た。

【００１１】したがって、本発明の演算処理方法は、各
々所定のサイクル期間内に行われる複数のステージの処
理を順次行うことにより、入力される１つの命令に対応
した所望の処理を行う演算処理方法であって、レジスタ
−メモリ間演算に係わるメモリロードアドレスの出力
を、それ以外の処理に係わるメモリロードアドレスの出
力より１ステージ早く行うことを特徴とする。

【００１２】特定的には、前記１の命令に対応した処理
を行うための前記複数のステージは、当該命令をフェッ
チする処理を含む第１のステージ、当該命令に係わるデ
ータをレジスタにフェッチする処理を含む第２のステー
ジ、当該命令に基づく演算を実行する処理を含む第３の
ステージ、当該演算結果を記憶する処理を含む第４のス
テージ、当該演算結果を書き出す処理を含む第５のステ
ージの５つのステージであって、レジスタ−メモリ間演
算に係わるロードアドレス出力は前記第３のステージの
期間に行い、それ以外のロードアドレス出力は、前記第
４のステージの期間に行う。

【００１３】また、本発明のマイクロプロセッサ装置
は、１の命令に対する処理を、各々所定のサイクル期間
内に行われる複数のステージの処理を順次行うことによ
り行うマイクロプロセッサ装置であって、入力された命
令に基づく所望の演算処理を行う演算処理手段と、メモ
リアクセスアドレス信号として、前記命令がレジスタ−
メモリ間演算処理に係わる命令であった場合には、前記
演算処理手段に印加される信号を選択し出力し、前記命
令が前記レジスタ−メモリ間演算処理以外の前記メモリ
アクセスに係わる命令であった場合には、前記演算処理
の結果の信号を選択し出力する選択手段とを有する。

【００１４】好適には、前記選択手段は、前記命令がレ
ジスタ−メモリ間演算処理に係わる命令であった場合に
は、当該命令に基づいて、前記演算処理手段に印加され
るソースレジスタリード信号またはデスティネーション
レジスタリード信号のいずれかを、前記メモリアクセス
アドレス信号として選択し出力する。

【００１５】特定的には、前記１の命令に対応した処理
を行うための前記複数のステージは、当該命令をフェッ
チする処理を含む第１のステージ、当該命令に係わるデ
ータをレジスタにフェッチする処理を含む第２のステー
ジ、当該命令に基づく演算を実行する処理を含む第３の
ステージ、当該演算結果を記憶する処理を含む第４のス
テージ、当該演算結果を書き出す処理を含む第５のステ
ージの５つのステージであって、前記選択手段は、前記
命令がレジスタ−メモリ間演算に係わる命令であった場
合には、前記第３のステージの期間に、前記演算処理手
段に印加される信号を前記メモリアクセスアドレス信号
として選択し出力し、前記命令が前記レジスタ−メモリ
間演算処理以外の前記メモリアクセスに係わる命令であ
った場合には、前記第４のステージの期間に、前記演算
処理の結果の信号を前記メモリアクセスアドレス信号と
して選択し出力する。

【００１６】好適には、前記デスティネーションレジス
タリード信号を、前記演算処理手段により前記演算処理
が行われる期間遅延させる遅延手段をさらに有し、前記
選択手段は、前記命令が、当該命令に基づく演算結果を
メモリに記憶する処理を含む命令であった場合には、前
記遅延されたデスティネーションレジスタリード信号を
前記メモリアクセスアドレス信号として選択する。

【００１７】

【発明の実施の形態】本発明の一実施の形態について図
１〜図５を参照して説明する。まず、本実施の形態のマ
イクロプロセッサ装置で行うパイプライン処理につい
て、図１および図２を参照して説明する。まず、本実施
の形態のマイクロプロセッサ装置は、１６ビットのＣＰ
Ｕを有し、命令セットとしては、命令１ワード（Ｗ）
（２バイト（Ｂ））命令、２Ｗ命令、３Ｗ命令があるも
のとする。そして、このマイクロプロセッサ装置は、１
つの命令の実行過程を、図１に示すような，命令（イン
スラクション）フェッチ＆デコードステージ（ＩＤ）、
レジスタフェッチステージ（ＲＦ）、演算実行ステージ
（ＡＬＵ）、メモリーステージ（ＭＥＭ）、ライトバッ
クステージ（ＷＢ）の５つのパイプラインステージに分
割し、それらをオーバラップ処理する。すなわち、複数
の命令について、その開始を１ステージ分ずつずらし
て、順次並行に行う。

【００１８】これらの各ステージは、図２に示されるよ
うな基準信号（クロック）により規定される各サイクル
ごとに進行される。１つのサイクルは、その前半部分で
あるフェーズΦ１と、後半部分であるフェーズΦ２とに
分割される。この各フェーズの期間は、たとえば、サイ
クルを示す基準クロックのデューティ比などにより任意
に決定すればよく、本実施の形態においては５０％とす
る。すなわち、フェーズΦ１とフェーズΦ２は、各々１
サイクルの１／２期間ずつの前半部分および後半部分と
する。また、各フェーズに対しては、そのフェーズの期
間において所定の信号レベル（本実施の形態においては
Ｈレベル）になるようなクロック（ＣＬＫ１，ＣＬＫ
２）が発生されており、後述する、マイクロプロセッサ
装置の各部の動作は、これらのクロック信号が参照され
て適宜所望のタイミングで実行される。

【００１９】次に、本実施の形態のマイクロプロセッサ
装置の、本発明に係わるＡＬＵデータパスの構成につい
て説明する。図３は、本実施の形態のマイクロプロセッ
サ装置１００に係わる、ＡＬＵデータパスの構成を示す
図である。マイクロプロセッサ装置１００は、レジスタ
ファイル１１０、３個のマルチプレクサ１２０_-1〜１２
０_-3、２個のＡＬＵ１３０_-1，１３０_-2、１２個のレジ
スタ１４０_-1〜１４０_-12 および出力制御ゲート１５０
が図示のごとく接続された構成である。

【００２０】レジスタファイル１１０は、マイクロプロ
セッサ装置１００のＡＬＵに対して演算対象のデータを
提供するためのレジスタである。レジスタファイル１１
０は、ソースレジスタリードポート１１１、デスティネ
ーションレジスタライトポート１１２、デスティネーシ
ョンレジスタリードポート１１３を有しており、デステ
ィネーションレジスタについては同時的に読み書きする
ことができる。第１および第２のマルチプレクサ１２０
_-1，１２０_-2は、ＡＬＵ１３０_-1に入力されるデータを
選択するための切り換え器である。

【００２１】第３のマルチプレクサ１２０_-3は、内部ア
ドレスバス（ＩＡＢＬ）に出力するアドレスを選択する
切り換え器である。第３のマルチプレクサ１２０_-3に
は、ＡＬＵ１３０_-1，１３０_-2で演算が行われたアドレ
ス、ソースレジスタで指定されたソース側のデータをロ
ードするためのアドレス、デスティネーションレジスタ
で指定されたデスティネーション側のデータをロードす
るためのアドレス、および、デスティネーション側のデ
ータアドレスであって演算結果を格納するために２段の
レジスタを介してタイミングが調整されたアドレスが入
力されており、実行される命令の種類および用いるデー
タの種類などにより適宜選択される。

【００２２】ＡＬＵ１３０_-1，１３０_-2は、マイクロプ
ロセッサ装置１００の演算処理部である。レジスタ１４
０_-1〜１４０_-12 は、各パスにおいて、同期をもってパ
イプライン処理を行うために設けられたレジスタであ
る。各レジスタは、図示のごとく、フェーズΦ１または
フェーズΦ２のいずれかにおいて印加されているデータ
を記憶し、後段の処理部に対して出力する。出力制御ゲ
ート１５０は、外部データバスに対するデータの出力を
制御するためのゲートである。また、ＩＡＢＬは、内部
アドレスバスで、データページ方式では、上位ＤＰ（デ
ータページ）とコンカチネートされたアドレスがメモリ
アドレスとして外部アドレスバスに出力される。また、
ＥＤＢは外部データバスである。

【００２３】次に、このような構成のマイクロプロセッ
サ装置１００のＡＬＵ周辺データパスにおいて、種々の
状態に応じて出力アドレスが選択される状態について説
明する。まず、通常のメモリ−アクセスのためのアドレ
ス出力は、図３の経路を通って出力される。この経路
でのメモリアクセスのためのアドレス出力は、ＭＥＭス
テージで行われる。アドレス計算の必要なものは、ＡＬ
Ｕステージで実行アドレスが計算され、この経路を介し
てアドレスが出力される。

【００２４】図３の経路と経路は、レジスタ−メモ
リ間演算のためのロード命令のアドレス出力の経路であ
る。この経路でのアドレス出力は、ＡＬＵステージで行
われる。経路は、"add.w @RWs, RWd"といったような
命令で、ソース側のロードデータが必要な場合のパスで
ある。また、経路は、"add.w RWs, @RWd"といったよ
うな命令で、デスティネーション側のロードデータが必
要な場合のパスである。

【００２５】経路は、"add.w RWs, @RWd"といったよ
うな命令の最後のストア命令のためのアドレス出力のパ
スである。この場合、ＡＬＵのデータパスを使って演算
が実行されるため、ストア命令のためのアドレスは、こ
の経路を使ってバイパスされて出力される。

【００２６】この他、マイクロプロセッサ装置１００
は、アドレスバイパスの経路の他に、データのバイパス
経路を有している。この経路は、たとえば、"mov.w
RWs, @(disp:16,RWd)"といったストア命令において、経
路を使ってメモリの実効アドレスが計算されるための
ストアデータのバイパス経路である。ストアデータは、
この経路を通って、外部データバスに出力される。

【００２７】最後に、このような構成を有するマイクロ
プロセッサ装置１００における、レジスタ−メモリ間演
算の動作について説明する。図４は、そのマイクロプロ
セッサ装置１００における、レジスタ−メモリ間演算の
パイプライン動作、および、そのロード命令のバスタイ
ミングを示す図である。図３に示すような構成により、
レジスタ−メモリ間演算の場合のみ、そのデータの最初
のロード命令は，図４に示すように、通常のロード命令
より１サイクルまえのサイクルで実行される。すなわ
ち、ロード命令のためのメモリロードアドレス出力は，
ＡＬＵのステージで行われる。その結果、ロードデータ
はＭＥＭステージのフェーズΦ１の終わりに、実行ユニ
ットに取り込まれる。したがって、これまで２サイクル
にわたってかかっていたインターロックが、２サイクル
ですむようになり、合計３パイプラインサイクルでレジ
スタ−メモリ間演算が行える。

【００２８】このように、本実施の形態のマイクロプロ
セッサ装置１００によれば、一般にＣＲＩＳＣでは限ら
れているメモリ−アドレス計算を必要としないレジスタ
−メモリ間演算のみをサポートするようにし、図３に示
すように、ＡＬＵ周辺回路として、なアドレスおよびデ
ータのバイパス回路を付加した。これにより、ＡＬＵデ
ータパスでの実行内容を適宜選択してやることで、デー
タ系のアドレスのデータパスの機能をＡＬＵで代行して
行わせることができ、レジスタ−メモリ間演算を従来よ
り１サイクル短い３パイプラインサイクルで実行できる
上に、アドレス系のためのアダーなどが不要となり、コ
ンパクトなコア設計が可能となった。

【００２９】なお，本方式では、メモリアクセスのため
のアドレス出力が、レジスタ−メモリ間演算のためのロ
ード命令に限りＡＬＵステージで出力されるため、この
命令のひとつ前の命令が通常のロード／ストア命令であ
った場合、図５に示すようにパイプラインのＭＥＭステ
ージとＡＬＵステージでリソースの競合が起きる。その
場合には、図５に示すように，２番目の命令のＡＬＵス
テージに１回のインターロックをかけて、２番目の命令
のアドレス出力を１サイクル遅らせばよい。

【００３０】

【発明の効果】以上説明したように、本発明によれば、
回路規模を大きくすることなく、レジスタ−メモリ間の
演算に要するサイクル数を３サイクルで行うことがで
き、効率よくパイプライン処理が行え、所望の演算処理
を高速に行えるような、演算処理方法およびマイクロプ
ロセッサ装置を提供することができる。

【図面の簡単な説明】

【図１】図１は、本発明の一実施の形態のマイクロプロ
セッサ装置で行われるパイプライン処理を説明するため
の図である。

【図２】図２は、本発明の一実施の形態のマイクロプロ
セッサ装置の基準動作サイクルおよび動作フェーズを説
明するための図である。

【図３】図３は、本発明の一実施の形態のマイクロプロ
セッサ装置のＡＬＵおよびその周辺データパスの構成を
示すブロック図である。

【図４】図４は、図３に示したマイクロプロセッサ装置
におけるレジスタ−メモリ間演算の動作を説明するため
の図である。

【図５】図５は、図３に示したマイクロプロセッサ装置
においてレジスタ−メモリ間演算を行う場合の、インタ
ーロック条件を説明するための図である。

【図６】図６は、従来のロードデータの取り込みおよび
ストアデータの書き込みタイミングを説明するたの図で
ある。

【図７】図７は、従来のレジスタ−メモリ間演算の動作
を説明するための図である。

【符号の説明】

１００…マイクロプロセッサ装置、１１０…レジスタフ
ァイル、１１１…ソースレジスタリードポート、１１２
…デスティネーションレジスタライトポート、１１３…
デスティネーションレジスタリードポート、１２０…マ
ルチプレクサ、１３０…ＡＬＵ、１４０…レジスタ、１
５０…出力制御ゲート

Claims (6)

【特許請求の範囲】
1. 【請求項１】各々所定のサイクル期間内に行われる複数
   のステージの処理を順次行うことにより、入力される１
   つの命令に対応した所望の処理を行う演算処理方法であ
   って、 レジスタ−メモリ間演算に係わるメモリロードアドレス
   の出力を、それ以外の処理に係わるメモリロードアドレ
   スの出力より１ステージ早く行うことを特徴とする演算
   処理方法。
2. 【請求項２】前記１の命令に対応した処理を行うための
   前記複数のステージは、当該命令をフェッチする処理を
   含む第１のステージ、当該命令に係わるデータをレジス
   タにフェッチする処理を含む第２のステージ、当該命令
   に基づく演算を実行する処理を含む第３のステージ、当
   該演算結果を記憶する処理を含む第４のステージ、当該
   演算結果を書き出す処理を含む第５のステージの５つの
   ステージであって、 レジスタ−メモリ間演算に係わるロードアドレス出力は
   前記第３のステージの期間に行い、 それ以外のロードアドレス出力は、前記第４のステージ
   の期間に行う請求項１に記載の演算処理方法。
3. 【請求項３】１の命令に対する処理を、各々所定のサイ
   クル期間内に行われる複数のステージの処理を順次行う
   ことにより行うマイクロプロセッサ装置であって、 入力された命令に基づく所望の演算処理を行う演算処理
   手段と、 メモリアクセスアドレス信号として、前記命令がレジス
   タ−メモリ間演算処理に係わる命令であった場合には、
   前記演算処理手段に印加される信号を選択し出力し、前
   記命令が前記レジスタ−メモリ間演算処理以外の前記メ
   モリアクセスに係わる命令であった場合には、前記演算
   処理の結果の信号を選択し出力する選択手段とを有する
   マイクロプロセッサ装置。
4. 【請求項４】前記選択手段は、前記命令がレジスタ−メ
   モリ間演算処理に係わる命令であった場合には、当該命
   令に基づいて、前記演算処理手段に印加されるソースレ
   ジスタリード信号またはデスティネーションレジスタリ
   ード信号のいずれかを、前記メモリアクセスアドレス信
   号として選択し出力する請求項３に記載のマイクロプロ
   セッサ装置。
5. 【請求項５】前記１の命令に対応した処理を行うための
   前記複数のステージは、当該命令をフェッチする処理を
   含む第１のステージ、当該命令に係わるデータをレジス
   タにフェッチする処理を含む第２のステージ、当該命令
   に基づく演算を実行する処理を含む第３のステージ、当
   該演算結果を記憶する処理を含む第４のステージ、当該
   演算結果を書き出す処理を含む第５のステージの５つの
   ステージであって、 前記選択手段は、前記命令がレジスタ−メモリ間演算に
   係わる命令であった場合には、前記第３のステージの期
   間に、前記演算処理手段に印加される信号を前記メモリ
   アクセスアドレス信号として選択し出力し、前記命令が
   前記レジスタ−メモリ間演算処理以外の前記メモリアク
   セスに係わる命令であった場合には、前記第４のステー
   ジの期間に、前記演算処理の結果の信号を前記メモリア
   クセスアドレス信号として選択し出力する請求項４に記
   載のマイクロプロセッサ装置。
6. 【請求項６】前記デスティネーションレジスタリード信
   号を、前記演算処理手段により前記演算処理が行われる
   期間遅延させる遅延手段をさらに有し、 前記選択手段は、前記命令が、当該命令に基づく演算結
   果をメモリに記憶する処理を含む命令であった場合に
   は、前記遅延されたデスティネーションレジスタリード
   信号を前記メモリアクセスアドレス信号として選択する
   請求項５に記載のマイクロプロセッサ装置。