JPH1049366A - マイクロコンピュータ - Google Patents

Abstract

(57)【要約】 【課題】 命令／データバス分離構造を有していても、
命令用記憶回路内の値を処理対象のデータとしてＣＰＵ
に取り込むことができるようにする。 【解決手段】 データ出力用レジスタ１１は、データ用
バス端子３１と命令用バス端子３２とに接続されてい
る。マルチプレクサ（ＭＰＸ）２１の入力側端子には、
データ用バス端子３１と命令用バス端子３２が接続され
ている。ＭＰＸ２１の出力側端子は、データ入力用レジ
スタ１２に接続されている。マルチプレクサ（ＭＰＸ）
２２の入力側端子には、オペランドアドレス用レジスタ
１４とプログラムカウンタ１５とが接続されている。Ｍ
ＰＸ２２の出力側端子は、命令用アドレスバス端子３４
に接続されている。ＭＰＸ２１，２２は、アクセス先切
換信号により制御されている。そして、ＣＰＵはフェッ
チした命令をデコードし、アクセスすべきデータのアド
レスに応じてアクセス先切換信号を出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は各種データ処理を行
うマイクロコンピュータに関し、特に命令用のバスとデ
ータ用のバスとがそれぞれ独立した構造を有するマイク
ロコンピュータに関する。

【０００２】

【従来の技術】一般的なマイクロコンピュータの中央処
理装置（以下、ＣＰＵと呼ぶ）は、命令とデータとを格
納した記憶回路に対し、共通のアドレスバスによってア
クセスを行っている。このようなマイクロコンピュータ
では、ＣＰＵと記憶回路との間で大量の連続したデータ
をやり取りすると、データの授受のためにデータバスが
占有され、命令のフェッチが滞ってしまう。これは、シ
ステム全体の命令処理性能を向上させるうえで、障害と
なる。

【０００３】そこで、データのアクセス状況に関係なく
命令をフェッチできるような構造として、データと命令
とをそれぞれ独立のバスで入出力するようにした構造が
考えられている。この場合、中央処理装置と記憶回路と
の間には、データの格納領域に対するアドレスバス（以
下、データ用アドレスバスと呼ぶ）、命令の格納領域に
対するアドレスバス（以下、命令用アドレスバスと呼
ぶ）、データ転送用のバス（以下、データ用バスと呼
ぶ）、及び命令転送用のバス（以下、命令用バスと呼
ぶ）が設けられる。この構成を以下に説明する。

【０００４】図３は従来のデータバスと命令バスとが独
立構造のマイクロコンピュータのバス制御回路を示す図
である。図中左側に示しているのは、ＣＰＵの入出力に
用いられる各種レジスタである。図中右側に示している
のは、記憶回路との間のバスに接続されるべき入出力端
子である。

【０００５】データ出力用レジスタ４１は、入出力双方
向バッファ５１内の出力バッファ５１ａを介してデータ
用バス端子６１に接続されている。また、データ用バス
端子６１は、入出力双方向バッファ５１内の入力バッフ
ァ５１ｂを介して、データ入力用レジスタ４２に接続さ
れている。入出力双方向バッファ５１は、ＣＰＵから出
力されるデータリード（ＤＲＤ）／データライト（ＤＷ
Ｒ）信号により、入出力が制御されている。命令用バス
端子６２は、入力バッファ５２を介して命令入力用レジ
スタ４３に接続されている。入力バッファ５２は、ＣＰ
Ｕから出力される負論理の命令リード（ｉＲＤ）信号に
より制御されている。オペランドアドレス用レジスタ４
４は、出力バッファ５３を介してデータ用アドレスバス
端子６３に接続されている。プログラムカウンタ４５
は、出力バッファ５４を介して命令用アドレスバス端子
６４に接続されている。

【０００６】そして、マイクロコンピュータに実行させ
るべきプログラムの命令コードが格納されたメモリ（以
下、命令用記憶回路と呼ぶ）を命令用記憶空間に配置
し、オペランドとして使用されるデータを格納するメモ
リ（以下、データ用記憶回路と呼ぶ）をデータ用記憶空
間に配置する。具体的には、データ用記憶回路のアドレ
ス入力端子をデータ用アドレスバス端子６３に接続し、
データ入出力端子をデータ用バス端子６１に接続する。
同様に、命令用記憶回路のアドレス入力端子を命令用ア
ドレスバス端子６４に接続し、データ入出力端子を命令
用バス端子６２に接続する。

【０００７】このようなバス制御回路であれば、ＣＰＵ
とデータ用記憶回路との間のデータの入出力は、データ
用バス端子６１とデータ用アドレスバス端子６３とを用
いて行われ、命令用記憶回路からの命令のフェッチは、
命令用バス端子６２と命令用アドレスバス端子６４とを
用いて行われる。

【０００８】これにより、ＣＰＵとデータ用記憶回路と
の間でデータの授受の最中であっても、命令のフェッチ
を命令用バスを介して継続して行うことができる。その
結果、高い命令処理性能が得られる。

【０００９】

【発明が解決しようとする課題】しかし、従来のデータ
バスと命令バスとが独立構造のマイクロコンピュータで
は、ＣＰＵに処置対象のデータとして取り込めるのは、
データ用記憶回路内の値に限られ、命令用記憶回路内の
値を処理対象のデータとしてＣＰＵに取り込むことはで
きないという問題点があった。

【００１０】例えば、マイクロコンピュータに実行させ
る処理内容によっては、命令コードを処理対象のデータ
として取り扱いたい場合がある。この場合、命令コード
をデータ入力用レジスタに取り込まなければならない。
ところが、従来のようなバス制御回路では、命令用記憶
回路とデータ入力用レジスタとが接続されていないた
め、命令コードをデータ入力用レジスタに取り込むこと
ができない。

【００１１】なお、命令コードを格納した読み出し専用
の記憶回路をデータ用メモリ空間に配置することによ
り、命令コードをデータ入力用レジスタに取り込むこと
も可能である。但し、この場合、必要なデータの記憶容
量が大きくなることから、マイクロコンピュータを含む
システム全体のコストが高くなってしまい、実用的では
ない。

【００１２】本発明はこのような点に鑑みてなされたも
のであり、命令／データバス分離構造を有していても、
命令用記憶回路内の値を処理対象のデータとしてＣＰＵ
に取り込むことができるマイクロコンピュータを提供す
ることを目的とする。

【００１３】

【課題を解決するための手段】本発明では上記課題を解
決するために、命令とデータとがそれぞれ独立したバス
で入出力されるマイクロコンピュータにおいて、フェッ
チした命令からデータのアクセス先を判断し、アクセス
先が命令用記憶空間内である場合には、アクセス先切換
信号を出力する命令デコード手段と、前記アクセス先切
換信号が出力されると、中央処理装置が出力するオペラ
ンドアドレスを、命令用記憶空間に配置された命令用記
憶回路へ出力するアドレス出力先切換手段と、前記アク
セス先切換信号が出力されると、前記中央処理装置の処
理対象となるデータを入出力すべき入出力回路と、前記
命令用記憶回路のデータ入出力端子とを接続する入出力
データ切換手段と、を有することを特徴とするマイクロ
コンピュータが提供される。

【００１４】このような構成のマイクロコンピュータに
よれば、命令用記憶空間を指定したメモリアクセス命令
が入力されると、命令デコード手段がアクセス先切換信
号を出力する。すると、アドレス出力先切換手段がオペ
ランドアドレスを命令用記憶回路へ出力し、入出力デー
タ切換手段が、中央処理装置側の入出力回路と命令用記
憶回路のデータ入出力端子とを接続する。これにより、
命令用記憶回路内の値を中央処理装置側の入出力回路へ
入力したり、中央処理装置側の入出力回路の値を命令用
記憶回路に格納したりすることができる。

【００１５】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。図１は本発明のマイクロコンピュ
ータのバス制御回路を示す図である。図中左側に示して
いるのは、ＣＰＵの入出力に用いられる各種レジスタで
ある。図中右側に示しているのは、命令用記憶回路とデ
ータ用記憶回路とに繋がるべきバスとの接続端子であ
る。

【００１６】ＣＰＵ側のデータ出力用レジスタ１１は、
入出力双方向バッファ２３内の出力バッファ２３ａを介
してデータ用バス端子３１に接続されているとともに、
入出力双方向バッファ２４内の出力バッファ２４ａを介
して、命令用バス端子３２に接続されている。

【００１７】データ用バス端子３１は、入出力双方向バ
ッファ２３内の入力バッファ２３ｂを介してマルチプレ
クサ２１の入力側端子に接続されている。命令用バス端
子３２は、入出力双方向バッファ２４内の入力バッファ
２４ｂを介して、マルチプレクサ２１の入力側端子と命
令入力用レジスタ１３とに接続されている。マルチプレ
クサ２１の出力側端子はデータ入力用レジスタ１２に接
続されている。このマルチプレクサ２１はアクセス先切
換信号によって制御されており、アクセス先切換信号が
ローレベルの時には入力バッファ２３ｂからの信号を出
力し、アクセス先切換信号がハイレベルの時には入力バ
ッファ２４ｂからの信号を出力する。

【００１８】入出力双方向バッファ２３は、データリー
ド（ＤＲＤ）／データライト（ＤＷＲ）信号により制御
されている。具体的には、ＤＲＤ／ＤＷＲ信号がローレ
ベルのときにデータ用バスの信号をＣＰＵ内部に取り込
み、ハイレベルのときにデータ出力用レジスタ１１の信
号を出力する。但し、ＤＲＤ／ＤＷＲ信号は、ＣＰＵか
らのアクセスがリード要求の場合は、データリード信号
のみが有効な信号である。そのため、リードサイクルを
説明する場合には、ＤＲＤ／ＤＷＲ信号を負論理のデー
タリード（ＤＲＤ）信号として取り扱う。また、ＣＰＵ
からのアクセスがライト要求の場合は、データライト信
号のみが有効な信号となる。そのため、ライトサイクル
を説明する場合には、ＤＲＤ／ＤＷＲ信号を正論理のデ
ータライト（ｉＷＲ）信号として取り扱う。

【００１９】入出力双方向バッファ２４は、命令リード
（ｉＲＤ）／命令ライト（ｉＷＲ）信号により制御され
ている。具体的には、ｉＲＤ／ｉＷＲ信号がローレベル
のときに命令用バスの信号をＣＰＵ内部に取り込み、ハ
イレベルのときにデータ出力用レジスタ１１の信号を出
力する。但し、ｉＲＤ／ｉＷＲ信号は、ＣＰＵからのア
クセスがリード要求の場合は、命令リード信号のみが有
効な信号である。そのため、リードサイクルを説明する
場合には、ｉＲＤ／ｉＷＲ信号を負論理の命令リード
（ｉＲＤ）信号として取り扱う。また、ＣＰＵからのア
クセスがライト要求の場合は、命令ライト信号のみが有
効な信号となる。そのため、ライトサイクルを説明する
場合には、ｉＲＤ／ｉＷＲ信号を正論理の命令ライト
（ｉＷＲ）信号として取り扱う。

【００２０】オペランドアドレス用レジスタ１４は、出
力バッファ２５を介してデータ用アドレスバス端子３３
に接続されているとともに、マルチプレクサ２２の入力
側端子に接続されている。プログラムカウンタ１５は、
マルチプレクサ２２の入力側端子に接続されている。マ
ルチプレクサ２２の出力側端子は、出力バッファ２６を
介して命令用アドレスバス端子３４に接続されている。
このマルチプレクサ２２はアクセス先切換信号によって
制御されており、アクセス先切換信号がローレベルの時
にはオペランドアドレス用レジスタ１４からの信号を出
力し、アクセス先切換信号がハイレベルの時にはプログ
ラムカウンタ１５からの信号を出力する。

【００２１】このようなバス制御回路を有するマイクロ
コンピュータに、プログラムを格納している命令用記憶
回路と、各種データを格納するデータ用記憶回路とを接
続する。具体的には、命令用記憶回路のアドレス入力端
子を、命令用アドレスバスを介して命令用アドレスバス
端子３４に接続し、命令用記憶回路のデータ入出力端子
を、命令用バスを介して命令用バス端子３２に接続す
る。同様に、データ用記憶回路のアドレス入力端子を、
データ用アドレスバスを介してデータ用アドレスバス端
子３３に接続し、データ用記憶回路のデータ入出力端子
を、データ用バスを介してデータ用バス端子３１に接続
する。

【００２２】このように命令用記憶回路とデータ用記憶
回路とを接続した後、命令用記憶回路に格納されたプロ
グラムをマイクロコンピュータにおいて実行する。一般
的にＣＰＵは、命令のフェッチ／デコード→演算→メモ
リアクセス→ライトバックの順でパイプラインで処理を
実行する。この処理の詳細を以下に説明する。

【００２３】まず、プログラムカウンタ１５に設定され
ているアドレスが、マルチプレクサ２２を介して命令用
アドレスバス端子３４から出力される。すると、命令用
記憶回路から、該当するアドレスに格納されている命令
が出力される。その命令は、ｉＲＤ信号に同期して命令
入力用レジスタ１３内に取り込まれる。ＣＰＵは、命令
入力用レジスタ１３に格納された命令をデコードする。

【００２４】ＣＰＵは、デコードした情報から、オペラ
ンドを取得するためのアクセス先がデータ用記憶回路で
あるか命令用記憶回路であるかを判断する。アクセス先
がデータ用記憶回路であれば、ＣＰＵ内部でオペランド
アドレスを生成し、そのオペランドアドレスをオペラン
ドアドレス用レジスタ１４に格納する。このとき、アク
セス先切換信号はローレベルのままである。また、ＣＰ
Ｕは、そのアクセスがリード要求であるかライト要求で
あるかも同時に判断している。

【００２５】データ用記憶回路へのアクセスがリード要
求であれば、オペランドアドレス用レジスタ１４内の値
が、データ用アドレスバス端子３３からデータ用アドレ
スバス上に出力される。データ用アドレスバスに出力さ
れたアドレスは、データ用記憶回路のアドレス入力端子
に入力される。そして、データ用記憶回路内の該当する
アドレスからデータが取り出され、データ用バスに出力
される。データ用バスに出力されたデータは、データ用
バス端子３１から入力され、ＤＲＤ信号に同期してデー
タ入力用レジスタ１２に格納される。データ入力用レジ
スタ１２に格納されたデータは、所定のタイミングでＣ
ＰＵ内部の他のレジスタに書き戻される。

【００２６】データ用記憶回路へのアクセスがライト要
求であれば、オペランドアドレス用レジスタ１４内の値
が、ＤＷＲ信号に同期してデータ用アドレスバス上に出
力されるとともに、データ出力用レジスタ１１の値がデ
ータ用バス端子３１を介してデータ用バスに出力され
る。そして、データ用記憶回路内の該当するアドレス
に、データ用バスに出力されたデータが格納される。

【００２７】通常は、データ用記憶回路へのアクセスが
実行されている間に、次の命令のアドレスがプログラム
カウンタ１５から命令用アドレスバスに出力され、フェ
ッチされた命令が順次処理される。そして、オペランド
アドレスとして、命令用記憶回路のアドレスを指定した
命令があると、命令用記憶回路内の値を処理対象データ
としてアクセスするための動作に移行する。以下に、命
令用記憶回路のメモリ空間の値を処理対象データとして
アクセスするための動作を説明する。

【００２８】フェッチした命令をデコードした際に、命
令用記憶回路のメモリ空間を対象とするメモリアクセス
命令であると判明すると、ＣＰＵは次の命令のフェッチ
を停止する。そして、アクセス先切換信号を出力する
（アクセス先切換信号の出力をハイレベルにする）。こ
れにより、オペランドアドレス用レジスタ１４の値が、
命令アドレスバスに出力される。それと同時に、命令バ
スにリード／ライトのバスサイクルが起動される。

【００２９】命令用記憶回路に対するアクセスがリード
要求であれば、命令用記憶回路内の命令が命令用バスに
出力される。その命令は、命令用バス端子３２からマイ
クロコンピュータ内に取り込まれ、ｉＲＤ信号に同期し
て、データ入力用レジスタ１２に格納される。データ入
力用レジスタ１２に格納された命令の値は、以後の処理
においてオペランドの値として取り扱われる。

【００３０】命令用記憶回路に対するアクセスがライト
要求であれば、データ出力用レジスタ１１の値が、ｉＷ
Ｒ信号に同期して命令用バスへ出力される。命令用バス
に出力されたデータは、命令用記憶回路に格納される。

【００３１】図２は本発明のマイクロコンピュータの動
作を示すタイミングチャートである。このタイミングチ
ャートは、上からクロック信号、命令用アドレスバス、
命令用バス、命令リード信号、デコード処理、メモリア
クセスの順で、各信号の変化が示されている。ここで、
デコード処理は、ＣＰＵがデコード中の命令の名前を示
している。また、メモリアクセスは、実行中のメモリア
クセスサイクルを要求した命令の名前を示している。こ
の例では、命令用記憶回路の「命令アドレス１」に格納
された「命令１」が、命令記憶空間を対象とするメモリ
アクセス命令である。

【００３２】クロックの周期Ｔ１で、命令用アドレスバ
スに「命令アドレス１」が出力される。すると、命令用
記憶回路により、命令用バス上に「命令１」が出力され
る。この「命令１」は、命令リード信号に同期して命令
入力用レジスタ１３に格納される。

【００３３】クロックの周期Ｔ２で、命令入力用レジス
タ１３に格納された「命令１」がＣＰＵによってデコー
ドされ、「命令１」が命令空間を対象とするメモリアク
セス命令であることが判明する。同時に、命令用アドレ
スバスには「命令アドレス２」が出力される。

【００３４】クロックの周期Ｔ３で、「命令１」に従っ
たメモリアクセスが開始される。この段階で、ＣＰＵは
アクセス先切換信号を出力する。このメモリアクセスが
命令空間を対象としているため、プログラムカウンタの
値が「命令アドレス３」の値に保たれる。また、この時
点で命令用バスに出力されている「命令３」は、命令入
力用レジスタに格納されることなく捨てられる。

【００３５】クロックの周期Ｔ４で、命令メモリ空間内
のアドレスを示した「データアドレス」が命令用アドレ
スバスに出力される。そして、命令用記憶回路内の該当
するアドレスの値が「データ」として、命令用バスに出
力される。命令用バスに出力された「データ」は、命令
リード信号に同期して、データ入力用レジスタに格納さ
れる。

【００３６】クロックの周期Ｔ５で、命令用アドレスバ
スに出力される信号がプログラムカウンタの値に切り換
えられる。この時点では、プログラムカウンタの値は
「命令アドレス３」であるため、「命令アドレス３」の
フェッチ処理が行われる。

【００３７】このようにして、命令用記憶回路に格納さ
れている値に対し、処理対象のデータとしてアクセスす
ることができる。しかも、特別なメモリを必要とするこ
ともないため、製造コストも安く抑えることができる。

【００３８】

【発明の効果】以上説明したように本発明では、フェッ
チした命令からデータのアクセス先を判断し、その結果
に応じて、オペランドアドレスの出力先と、中央処理装
置のデータ入出力部に接続するバスとを切り換えるよう
にしたため、命令用記憶回路内の値を、処理対象のデー
タとして取り扱うことが可能となる。

【図面の簡単な説明】

【図１】本発明のマイクロコンピュータのバス制御回路
を示す図である。

【図２】本発明のマイクロコンピュータの動作を示すタ
イミングチャートである。

【図３】従来のデータバスと命令バスとが独立構造のマ
イクロコンピュータのバス制御回路を示す図である。

【符号の説明】

１１・・・データ出力用レジスタ、１２・・・データ入
力用レジスタ、１３・・・命令入力用レジスタ、１４・
・・オペランドアドレス用レジスタ、１５・・・プログ
ラムカウンタ、２１，２２・・・マルチプレクサ、２
３，２４・・・入出力双方向バッファ、２５，２６・・
・出力バッファ、３１・・・データ用バス端子、３２・
・・命令用バス端子、３３・・・データ用アドレスバス
端子、３４・・・命令用アドレスバス端子。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 命令とデータとがそれぞれ独立したバス
   で入出力されるマイクロコンピュータにおいて、 フェッチした命令からデータのアクセス先を判断し、ア
   クセス先が命令用記憶空間内である場合には、アクセス
   先切換信号を出力する命令デコード手段と、 前記アクセス先切換信号が出力されると、中央処理装置
   が出力するオペランドアドレスを、命令用記憶空間に配
   置された命令用記憶回路へ出力するアドレス出力先切換
   手段と、 前記アクセス先切換信号が出力されると、前記中央処理
   装置の処理対象となるデータを入出力すべき入出力回路
   と、前記命令用記憶回路のデータ入出力端子とを接続す
   る入出力データ切換手段と、 を有することを特徴とするマイクロコンピュータ。
2. 【請求項２】 前記入出力データ切換手段は、フェッチ
   した命令がデータのリード命令である場合には、データ
   用記憶空間に配置されたデータ用記憶回路と前記命令用
   記憶回路とが入力側端子に接続され、前記入出力回路が
   出力側端子に接続されたマルチプレクサを、前記アクセ
   ス先切換信号に応じて制御することにより、前記入出力
   回路と前記命令用記憶回路のデータ入出力端子とを接続
   することを特徴とする請求項１記載のマイクロコンピュ
   ータ。
3. 【請求項３】 前記アドレス出力先切換手段は、前記中
   央処理装置が出力するオペランドアドレスを格納するレ
   ジスタと、前記中央処理装置のプログラムカウンタとが
   入力側端子に入力され、前記命令用記憶回路のアドレス
   入力端子が出力側端子に接続されたマルチプレクサを、
   前記アクセス先切換信号に応じて制御することにより、
   前記オペランドアドレスを前記命令用記憶回路へ出力す
   ることを特徴とする請求項１記載のマイクロコンピュー
   タ。