JP2664676B2 - ディジタル信号処理装置 - Google Patents
ディジタル信号処理装置Info
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- JP2664676B2 JP2664676B2 JP62050894A JP5089487A JP2664676B2 JP 2664676 B2 JP2664676 B2 JP 2664676B2 JP 62050894 A JP62050894 A JP 62050894A JP 5089487 A JP5089487 A JP 5089487A JP 2664676 B2 JP2664676 B2 JP 2664676B2
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Description
【発明の詳細な説明】
A.産業上の利用分野
本発明は、ディジタル信号処理装置に関し、特に、マ
スタ側の汎用CPUとスレーブ側のディジタル信号プロセ
ッサとのマルチプロセッサ構成を有するディジタル信号
処理装置に関する。 B.発明の概要 本発明は、マスタ側の汎用CPUとスレーブ側のディジ
タル信号プロセッサとを有するマルチプロセッサ構成の
ディジタル信号処理装置において、ディジタル信号プロ
セッサのプログラムをRAMに書き込むようにし、このプ
ログラムRAMを、ディジタル信号プロセッサの空き時間
を利用してマスタ側の汎用CPUでアクセスしプログラム
内容を書き換え可能とすることにより、簡単な構成に
て、ディジタル信号プロセッサの信号処理速度を犠牲に
することなく高速の信号処理を実現するものである。 C.従来の技術 近年において、オーディオ信号やビデオ信号等を例え
ばPCM（パルス符号変調）によりディジタル化し、このP
CMディジタル信号に対して各種信号処理を施すことが多
く行われるようになっている。このようなPCMディジタ
ル信号等を円滑に信号処理するために、所謂DSP（ディ
ジタル信号プロセッサ）が用いられることが多くなって
おり、特にこのDSPにおける信号処理動作を所謂マイク
ロプロセッサ等の汎用CPUにより管理制御するようなマ
ルチプロセッサ構成としたものが多い。 このような汎用CPUとDSPとを用いて構成されるマルチ
プロセッサのディジタル信号処理装置の一例を第４図に
示す。 この第４図において、入力端子１には処理を施そうと
する入力信号、例えばアナログオーディオ信号が供給さ
れ、A/D変換器（アナログ／ディジタル変換器）２でデ
ィジタル信号に変換され、上記DSP3でディジタル信号処
理が施された後、D/A変換器（ディジタル／アナログ変
換器）４でアナログ信号に変換されて出力端子５より取
り出される。ここでDSP3には少なくともプログラムROM6
及びデータRAM7が接続されており、DSP3はプログラムRO
M6に書き込まれた所謂マイクロプログラム等を読み取り
ながら信号処理を順次実行する。マイクロプロセッサ等
の汎用CPU11は、このDSP3による信号処理動作を管理制
御するために設けられており、入出力用のバッファレジ
スタ12を介しDSP3に接続されている。またこの汎用CPU1
1には、プログラムROM13及びデータRAM14が接続されて
いる。 このような構成のディジタル信号処理装置において、
マスタ側の汎用CPU11とスレーブ側のDSP3との間のバッ
ファレジスタ12としては、デュアルポートRAMや所謂FIF
O型レジスタ等が用いられ、このレジスタ12を介してデ
ータのやりとりがなされる。いま、DSP3の信号処理によ
ってディジタルフィルタが構成されており、マスタ側の
汎用CPU11から該ディジタルフィルタのカットオフ周波
数等を制御する場合を考えると、DSP3は汎用CPU11から
この周波数制御等のための情報が送られてくることを想
定し、常に上記バッファレジスタ12を監視しなければな
らない。一般に、DSPでディジタルフィルタを構成する
場合には、DSPの処理速度がそのままサンプリング周波
数に影響するため、なるべく高いサンプリング周波数で
動作させるには、マスタ側CPU11からのデータのやりと
りに消費する時間を最小にしなければならない。 D.発明が解決しようとする問題点 ところで、本件出願人は、特開昭58−144272号公報に
おいて、スレーブ側のDSPのプログラムメモリにRAMを用
い、このプログラムRAMをマスタ側の汎用CPUにより書き
換え可能に構成したディジタル信号処理装置を提案して
いる。このディジタル信号処理装置においては、制御情
報のやりとりのための時間ロスが少なくなりスレーブ側
のDSPの処理の高速化を図ることができるという利点が
ある。 しかしながら、この先願のディジタル信号処理装置に
おいては、上記プログラムRAMを２ページ分用意してお
き、フラグによってマスタ側からアクセスするページと
スレーブ側からアクセスするページとの区別をしている
ため、ページ切換制御が必要となり、またRAM容量が少
なくとも２ページ分必要となってしまう。 本発明は、このような実情に鑑みてなされたものであ
り、マスタ側の汎用CPUからスレーブ側のDSPの信号処理
機能等を自由に管理制御できるとともに、スレーブ側の
DSPはマスタからの情報を受け取り処理するための時間
が不要となってディジタル信号処理の高速化が図れるの
みならず、ページ切換処理等の必要も無く、メモリ容量
も少なくて済むようなディジタル信号処理装置の提供を
目的とする。 E.問題点を解決するための手段 本発明に係るディジタル信号処理装置は、上述の問題
点を解決するために、ディジタル信号が入力され、上記
ディジタル信号に信号処理を施して出力するディジタル
信号プロセッサと、上記ディジタル信号プロセッサによ
る上記信号処理の処理手順を示すプログラムデータを記
憶するプログラムRAMと、上記プログラムRAMに記憶され
ているプログラムデータを変更する汎用CPUとを備え、
上記ディジタル信号プロセッサは、クロック周期の所定
期間中に上記プログラムRAMにアドレスデータを供給し
て上記プログラムRAMから上記プログラムデータを読み
出し、該読み出されたプログラムデータに従って上記デ
ィジタル信号に信号処理を施すようになされ、上記汎用
CPUは、上記ディジタル信号プロセッサからのアドレス
及び該アドレスに関連したデータが有効となる上記所定
期間以外の期間に上記プログラムRAMにアクセスして上
記プログラムデータの内容を変更するようになされてい
ることを特徴としている。 F.作 用 ディジタル信号プロセッサの空き時間を利用してマス
タ側の汎用CPUでプログラムRAMをアクセスし、その記憶
内容を書き換えることにより、簡単な構成にて、ディジ
タル信号処理の高速化を実現する。 G.実施例 以下、本発明の実施例について図面を参照しながら詳
細に説明する。 第１図は本発明の一実施例を示し、入力端子１には処
理を施す対象となる入力信号、例えばアナログオーディ
オ信号が供給されている。この入力信号は、A/D変換器
（アナログ／ディジタル変換器）２にてディジタル信号
に変換され、DSP（ディジタル信号プロセッサ）３に送
られて所要の信号処理が施された後、D/A変換器（ディ
ジタル／アナログ変換器）４でアナログ信号に変換され
て出力端子５より取り出される。DSP3には、データRAM7
及び所謂マイクロプログラム等が書き込まれるプログラ
ムRAM8が接続されており、このプログラムRAM8に書き込
まれたプログラム等を読み取りながら信号処理を順次実
行するようになっている。DSP3による信号処理動作を管
理制御するためのマイクロプロセッサあるいはホストコ
ンピュータ等の汎用CPU11には、プログラムROM13及びデ
ータRAM14が接続されている。この汎用CPU11は、上記DS
P3のプログラムRAM8とも接続がなされており、このRAM8
に対するアクセスが可能となっている。すなわち、この
ディジタル信号処理装置は、マスタ側の汎用CPU11とス
レーブ側のDSPとを有して成るマルチプロセッサ構成の
システムとなっている。 ここで、上記汎用CPU11、プログラムRAM8及びDSP3の
間の接続関係の具体例について、第２図を参照しながら
説明する。 この第２図において、端子21,22及び23は、上記汎用C
PU11のアドレス端子、データ端子及び書き込み制御端子
にそれぞれ接続されている。切換スイッチ24の被選択端
子ａには上記上記端子21が接続され、被選択端子ｂには
DSP3のアドレス端子が接続されている。この切換スイッ
チ24からの出力は、プログラムRAM8のアドレス端子に送
られている。このプログラムRAM8のデータ端子は、上記
端子22に接続されるとともにDSP3のデータ端子に接続さ
れている。切換スイッチ25の被選択端子ａは上記端子23
に接続されており、被選択端子ｂには端子26からの例え
ば“H"（ハイレベル）信号が供給されている。この切換
スイッチ25からの出力は、プログラムRAM8の読出／書込
端子（所謂リード／ライト端子）に送られている。これ
らの切換スイッチ24、25は、端子27からの切換制御信号
に応じて連動して切換接続されるようになっている。 以上の構成において、DSP3のクロックが第３図Ａのよ
うに入力されるとき、DSP3のアドレス信号が有効となる
区間を第３図Ｂの白抜き部分とし、データが有効となる
区間を第３図Ｃの白抜き部分とする。これらの第３図Ａ
〜Ｃから明らかなように、DSP3のアドレスやデータや有
効となるのがクロックの１周期の間の略々後半部分であ
り、前半の図中斜線部に示す「空き」があることを考慮
して、クロック周期の前半部分で上記汎用CPU11によるR
AM8のアクセスを行うようにしている。すなわち、クロ
ックの１周期に等しい期間Ｔのうちの前半Taにおいて各
切換スイッチ24、25を被選択端子ａ側に切り換えて、上
記汎用CPU11から端子21を介して供給されるアドレスを
プログラムRAM8のアドレス端子に送るのに対し、後半Tb
においては各切換スイッチ24、25を被選択端子ｂ側に切
り換えて、DSP3のアドレス端子からの上記有効となった
アドレスをRAM8のアドレス端子に送る（第３図Ｄ参
照）。これらのアドレス入力に応じて、RAM8のデータ端
子には第３図Ｅに示すような信号が現れる。また、端子
27に供給されるスイッチ切換制御信号は、第３図Ｆに示
すように、上記DSPクロック（第３図Ａ）と同じ周期で
位相がやや遅れたものとなっている。 ここで、切換スイッチ25も上記第３図Ｆの制御信号に
応じて切換制御されることより、上記１周期Ｔの前半Ta
の間は、端子23に供給される上記汎用CPU11からの書き
込み指令信号がRAM8の読出／書込端子に送られ、この書
き込み指令信号が“L"のとき端子22に供給されたCPUデ
ータがRAM8に書き込まれる。これに対して、後半Tbの間
は、端子26の上記“H"信号がRAM8の読出／書込端子に送
られ、RAM8は読み出し状態に制御される。 以上のように、スレーブ側のDSP3の少なくともプログ
ラムが割り当てられるメモリ空間を、マスタ側の汎用CP
U11のデータ用メモリ空間の一部と同一にし、それぞれ
の側からRAM8のアクセスを時分割で行うことにより、DS
P3側での制御情報のやりとりのための処理時間のロスが
無くなり、ディジタル信号処理の高速化を実現できる。
また、スレーブ側のDSP3のプログラムが全てマスタ側CP
U11の管理下におかれるため、ディジタル信号処理の機
能の修正、変更、追加が簡単に実現できる。例えば、DS
P3側でディジタルフィルタを実現する場合に、該フィル
タのフィルタ係数等を変更するには、汎用CPU11側から
プログラムの該当箇所を書き換えるだけでよく、DSP3側
でのフィルタ係数変更処理は不要である。しかも、RAM8
を時分割使用しているため、２ページ分のメモリ容量を
持たせる必要も無く、またページ切換等の制御も不要で
あることは勿論である。 なお、本発明は、上記実施例のみに限定されるもので
はなく、例えば、第１図のA/D、D/A変換器を用いずに直
接ディジタル信号を入出力してもよいことは勿論であ
る。この他、本発明の要旨を逸脱しない範囲において種
々の変更が可能である。 H.発明の効果 本発明のディジタル信号処理装置によれば、マスタ側
の汎用CPUは、ディジタル信号プロセッサがプログラムR
AMをアクセスしていない空き時間を利用して時分割的に
RAMアクセスを行い、その記憶内容を書き換えることに
より、DSP側での制御情報のやりとりのための処理時間
のロスが無くなり、ディジタル信号処理の高速化を実現
できるとともに、スレーブ側のDSPのプログラムが全て
マスタ側CPUの管理下におかれるため、ディジタル信号
処理の機能の修正、変更、追加が簡単に実現できる。し
かも、２ページ分のメモリ容量を持たせる必要が無く、
ページ切換処理の必要も無いため、より簡単な構成でよ
り高速のディジタル信号処理を実現することができる。
スタ側の汎用CPUとスレーブ側のディジタル信号プロセ
ッサとのマルチプロセッサ構成を有するディジタル信号
処理装置に関する。 B.発明の概要 本発明は、マスタ側の汎用CPUとスレーブ側のディジ
タル信号プロセッサとを有するマルチプロセッサ構成の
ディジタル信号処理装置において、ディジタル信号プロ
セッサのプログラムをRAMに書き込むようにし、このプ
ログラムRAMを、ディジタル信号プロセッサの空き時間
を利用してマスタ側の汎用CPUでアクセスしプログラム
内容を書き換え可能とすることにより、簡単な構成に
て、ディジタル信号プロセッサの信号処理速度を犠牲に
することなく高速の信号処理を実現するものである。 C.従来の技術 近年において、オーディオ信号やビデオ信号等を例え
ばPCM（パルス符号変調）によりディジタル化し、このP
CMディジタル信号に対して各種信号処理を施すことが多
く行われるようになっている。このようなPCMディジタ
ル信号等を円滑に信号処理するために、所謂DSP（ディ
ジタル信号プロセッサ）が用いられることが多くなって
おり、特にこのDSPにおける信号処理動作を所謂マイク
ロプロセッサ等の汎用CPUにより管理制御するようなマ
ルチプロセッサ構成としたものが多い。 このような汎用CPUとDSPとを用いて構成されるマルチ
プロセッサのディジタル信号処理装置の一例を第４図に
示す。 この第４図において、入力端子１には処理を施そうと
する入力信号、例えばアナログオーディオ信号が供給さ
れ、A/D変換器（アナログ／ディジタル変換器）２でデ
ィジタル信号に変換され、上記DSP3でディジタル信号処
理が施された後、D/A変換器（ディジタル／アナログ変
換器）４でアナログ信号に変換されて出力端子５より取
り出される。ここでDSP3には少なくともプログラムROM6
及びデータRAM7が接続されており、DSP3はプログラムRO
M6に書き込まれた所謂マイクロプログラム等を読み取り
ながら信号処理を順次実行する。マイクロプロセッサ等
の汎用CPU11は、このDSP3による信号処理動作を管理制
御するために設けられており、入出力用のバッファレジ
スタ12を介しDSP3に接続されている。またこの汎用CPU1
1には、プログラムROM13及びデータRAM14が接続されて
いる。 このような構成のディジタル信号処理装置において、
マスタ側の汎用CPU11とスレーブ側のDSP3との間のバッ
ファレジスタ12としては、デュアルポートRAMや所謂FIF
O型レジスタ等が用いられ、このレジスタ12を介してデ
ータのやりとりがなされる。いま、DSP3の信号処理によ
ってディジタルフィルタが構成されており、マスタ側の
汎用CPU11から該ディジタルフィルタのカットオフ周波
数等を制御する場合を考えると、DSP3は汎用CPU11から
この周波数制御等のための情報が送られてくることを想
定し、常に上記バッファレジスタ12を監視しなければな
らない。一般に、DSPでディジタルフィルタを構成する
場合には、DSPの処理速度がそのままサンプリング周波
数に影響するため、なるべく高いサンプリング周波数で
動作させるには、マスタ側CPU11からのデータのやりと
りに消費する時間を最小にしなければならない。 D.発明が解決しようとする問題点 ところで、本件出願人は、特開昭58−144272号公報に
おいて、スレーブ側のDSPのプログラムメモリにRAMを用
い、このプログラムRAMをマスタ側の汎用CPUにより書き
換え可能に構成したディジタル信号処理装置を提案して
いる。このディジタル信号処理装置においては、制御情
報のやりとりのための時間ロスが少なくなりスレーブ側
のDSPの処理の高速化を図ることができるという利点が
ある。 しかしながら、この先願のディジタル信号処理装置に
おいては、上記プログラムRAMを２ページ分用意してお
き、フラグによってマスタ側からアクセスするページと
スレーブ側からアクセスするページとの区別をしている
ため、ページ切換制御が必要となり、またRAM容量が少
なくとも２ページ分必要となってしまう。 本発明は、このような実情に鑑みてなされたものであ
り、マスタ側の汎用CPUからスレーブ側のDSPの信号処理
機能等を自由に管理制御できるとともに、スレーブ側の
DSPはマスタからの情報を受け取り処理するための時間
が不要となってディジタル信号処理の高速化が図れるの
みならず、ページ切換処理等の必要も無く、メモリ容量
も少なくて済むようなディジタル信号処理装置の提供を
目的とする。 E.問題点を解決するための手段 本発明に係るディジタル信号処理装置は、上述の問題
点を解決するために、ディジタル信号が入力され、上記
ディジタル信号に信号処理を施して出力するディジタル
信号プロセッサと、上記ディジタル信号プロセッサによ
る上記信号処理の処理手順を示すプログラムデータを記
憶するプログラムRAMと、上記プログラムRAMに記憶され
ているプログラムデータを変更する汎用CPUとを備え、
上記ディジタル信号プロセッサは、クロック周期の所定
期間中に上記プログラムRAMにアドレスデータを供給し
て上記プログラムRAMから上記プログラムデータを読み
出し、該読み出されたプログラムデータに従って上記デ
ィジタル信号に信号処理を施すようになされ、上記汎用
CPUは、上記ディジタル信号プロセッサからのアドレス
及び該アドレスに関連したデータが有効となる上記所定
期間以外の期間に上記プログラムRAMにアクセスして上
記プログラムデータの内容を変更するようになされてい
ることを特徴としている。 F.作 用 ディジタル信号プロセッサの空き時間を利用してマス
タ側の汎用CPUでプログラムRAMをアクセスし、その記憶
内容を書き換えることにより、簡単な構成にて、ディジ
タル信号処理の高速化を実現する。 G.実施例 以下、本発明の実施例について図面を参照しながら詳
細に説明する。 第１図は本発明の一実施例を示し、入力端子１には処
理を施す対象となる入力信号、例えばアナログオーディ
オ信号が供給されている。この入力信号は、A/D変換器
（アナログ／ディジタル変換器）２にてディジタル信号
に変換され、DSP（ディジタル信号プロセッサ）３に送
られて所要の信号処理が施された後、D/A変換器（ディ
ジタル／アナログ変換器）４でアナログ信号に変換され
て出力端子５より取り出される。DSP3には、データRAM7
及び所謂マイクロプログラム等が書き込まれるプログラ
ムRAM8が接続されており、このプログラムRAM8に書き込
まれたプログラム等を読み取りながら信号処理を順次実
行するようになっている。DSP3による信号処理動作を管
理制御するためのマイクロプロセッサあるいはホストコ
ンピュータ等の汎用CPU11には、プログラムROM13及びデ
ータRAM14が接続されている。この汎用CPU11は、上記DS
P3のプログラムRAM8とも接続がなされており、このRAM8
に対するアクセスが可能となっている。すなわち、この
ディジタル信号処理装置は、マスタ側の汎用CPU11とス
レーブ側のDSPとを有して成るマルチプロセッサ構成の
システムとなっている。 ここで、上記汎用CPU11、プログラムRAM8及びDSP3の
間の接続関係の具体例について、第２図を参照しながら
説明する。 この第２図において、端子21,22及び23は、上記汎用C
PU11のアドレス端子、データ端子及び書き込み制御端子
にそれぞれ接続されている。切換スイッチ24の被選択端
子ａには上記上記端子21が接続され、被選択端子ｂには
DSP3のアドレス端子が接続されている。この切換スイッ
チ24からの出力は、プログラムRAM8のアドレス端子に送
られている。このプログラムRAM8のデータ端子は、上記
端子22に接続されるとともにDSP3のデータ端子に接続さ
れている。切換スイッチ25の被選択端子ａは上記端子23
に接続されており、被選択端子ｂには端子26からの例え
ば“H"（ハイレベル）信号が供給されている。この切換
スイッチ25からの出力は、プログラムRAM8の読出／書込
端子（所謂リード／ライト端子）に送られている。これ
らの切換スイッチ24、25は、端子27からの切換制御信号
に応じて連動して切換接続されるようになっている。 以上の構成において、DSP3のクロックが第３図Ａのよ
うに入力されるとき、DSP3のアドレス信号が有効となる
区間を第３図Ｂの白抜き部分とし、データが有効となる
区間を第３図Ｃの白抜き部分とする。これらの第３図Ａ
〜Ｃから明らかなように、DSP3のアドレスやデータや有
効となるのがクロックの１周期の間の略々後半部分であ
り、前半の図中斜線部に示す「空き」があることを考慮
して、クロック周期の前半部分で上記汎用CPU11によるR
AM8のアクセスを行うようにしている。すなわち、クロ
ックの１周期に等しい期間Ｔのうちの前半Taにおいて各
切換スイッチ24、25を被選択端子ａ側に切り換えて、上
記汎用CPU11から端子21を介して供給されるアドレスを
プログラムRAM8のアドレス端子に送るのに対し、後半Tb
においては各切換スイッチ24、25を被選択端子ｂ側に切
り換えて、DSP3のアドレス端子からの上記有効となった
アドレスをRAM8のアドレス端子に送る（第３図Ｄ参
照）。これらのアドレス入力に応じて、RAM8のデータ端
子には第３図Ｅに示すような信号が現れる。また、端子
27に供給されるスイッチ切換制御信号は、第３図Ｆに示
すように、上記DSPクロック（第３図Ａ）と同じ周期で
位相がやや遅れたものとなっている。 ここで、切換スイッチ25も上記第３図Ｆの制御信号に
応じて切換制御されることより、上記１周期Ｔの前半Ta
の間は、端子23に供給される上記汎用CPU11からの書き
込み指令信号がRAM8の読出／書込端子に送られ、この書
き込み指令信号が“L"のとき端子22に供給されたCPUデ
ータがRAM8に書き込まれる。これに対して、後半Tbの間
は、端子26の上記“H"信号がRAM8の読出／書込端子に送
られ、RAM8は読み出し状態に制御される。 以上のように、スレーブ側のDSP3の少なくともプログ
ラムが割り当てられるメモリ空間を、マスタ側の汎用CP
U11のデータ用メモリ空間の一部と同一にし、それぞれ
の側からRAM8のアクセスを時分割で行うことにより、DS
P3側での制御情報のやりとりのための処理時間のロスが
無くなり、ディジタル信号処理の高速化を実現できる。
また、スレーブ側のDSP3のプログラムが全てマスタ側CP
U11の管理下におかれるため、ディジタル信号処理の機
能の修正、変更、追加が簡単に実現できる。例えば、DS
P3側でディジタルフィルタを実現する場合に、該フィル
タのフィルタ係数等を変更するには、汎用CPU11側から
プログラムの該当箇所を書き換えるだけでよく、DSP3側
でのフィルタ係数変更処理は不要である。しかも、RAM8
を時分割使用しているため、２ページ分のメモリ容量を
持たせる必要も無く、またページ切換等の制御も不要で
あることは勿論である。 なお、本発明は、上記実施例のみに限定されるもので
はなく、例えば、第１図のA/D、D/A変換器を用いずに直
接ディジタル信号を入出力してもよいことは勿論であ
る。この他、本発明の要旨を逸脱しない範囲において種
々の変更が可能である。 H.発明の効果 本発明のディジタル信号処理装置によれば、マスタ側
の汎用CPUは、ディジタル信号プロセッサがプログラムR
AMをアクセスしていない空き時間を利用して時分割的に
RAMアクセスを行い、その記憶内容を書き換えることに
より、DSP側での制御情報のやりとりのための処理時間
のロスが無くなり、ディジタル信号処理の高速化を実現
できるとともに、スレーブ側のDSPのプログラムが全て
マスタ側CPUの管理下におかれるため、ディジタル信号
処理の機能の修正、変更、追加が簡単に実現できる。し
かも、２ページ分のメモリ容量を持たせる必要が無く、
ページ切換処理の必要も無いため、より簡単な構成でよ
り高速のディジタル信号処理を実現することができる。
【図面の簡単な説明】
第１図は本発明の一実施例となるディジタル信号処理装
置の概略構成を示すブロック図、第２図は該実施例の要
部を示すブロック回路図、第３図は動作説明のためのタ
イムチャート、第４図は従来例を示すブロック図であ
る。 １……信号入力端子 ３……DSP（ディジタル信号プロセッサ） ５……信号出力端子 ７、14……データRAM ８……プログラムRAM 11……汎用CPU 13……プログラムROM 24、25……切換スイッチ
置の概略構成を示すブロック図、第２図は該実施例の要
部を示すブロック回路図、第３図は動作説明のためのタ
イムチャート、第４図は従来例を示すブロック図であ
る。 １……信号入力端子 ３……DSP（ディジタル信号プロセッサ） ５……信号出力端子 ７、14……データRAM ８……プログラムRAM 11……汎用CPU 13……プログラムROM 24、25……切換スイッチ
Claims (1)
- (57)【特許請求の範囲】 １．ディジタル信号が入力され、上記ディジタル信号に
信号処理を施して出力するディジタル信号プロセッサ
と、 上記ディジタル信号プロセッサによる上記信号処理の処
理手順を示すプログラムデータを記憶するプログラムRA
Mと、 上記プログラムRAMに記憶されているプログラムデータ
を変更する汎用CPUとを備え、 上記ディジタル信号プロセッサは、クロック周期の所定
期間中に上記プログラムRAMにアドレスデータを供給し
て上記プログラムRAMから上記プログラムデータを読み
出し、該読み出されたプログラムデータに従って上記デ
ィジタル信号に信号処理を施すようになされ、上記汎用
CPUは、上記ディジタル信号プロセッサからのアドレス
及び該アドレスに関連したデータが有効となる上記所定
期間以外の期間に上記プログラムRAMにアクセスして上
記プログラムデータの内容を変更するようになされてい
ること を特徴とするディジタル信号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62050894A JP2664676B2 (ja) | 1987-03-05 | 1987-03-05 | ディジタル信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62050894A JP2664676B2 (ja) | 1987-03-05 | 1987-03-05 | ディジタル信号処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63217461A JPS63217461A (ja) | 1988-09-09 |
| JP2664676B2 true JP2664676B2 (ja) | 1997-10-15 |
Family
ID=12871442
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62050894A Expired - Fee Related JP2664676B2 (ja) | 1987-03-05 | 1987-03-05 | ディジタル信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2664676B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02135564A (ja) * | 1988-11-16 | 1990-05-24 | Sony Corp | データ処理装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59183455A (ja) * | 1983-03-31 | 1984-10-18 | Mitsubishi Electric Corp | マルチコンピユ−タシステム |
-
1987
- 1987-03-05 JP JP62050894A patent/JP2664676B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63217461A (ja) | 1988-09-09 |
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