JP2001273245A

JP2001273245A - 電子機器

Info

Publication number: JP2001273245A
Application number: JP2000083626A
Authority: JP
Inventors: Naoyuki Yamada; 直行山田
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2000-03-24
Filing date: 2000-03-24
Publication date: 2001-10-05

Abstract

(57)【要約】【課題】ＣＰＵ１の介在無く連続してメモリ等の第１
格納手段２から第２格納手段３にデータ転送ができるよ
うにして、当該ＣＰＵ１の負荷を効率的に軽減させる。【解決手段】ＣＰＵ１が、転送すべきデータを第１格
納手段２にテーブルデータとして格納すると共に、当該
テーブルデータの先頭アドレスを読出アドレスとしてア
ドレス格納部２１に格納し、また転送するデータ数を転
送数として転送数格納部２２に格納する。このような状
態でＣＰＵ１がＤＭＡコントローラ５に転送要求を出力
することにより、ＤＭＡコントローラ５は第１格納手段
２における読出アドレスに該当するアドレスから順次転
送を開始し、転送数に達すると転送を終了する。このよ
うな転送を、転送要求が無くなるまで連続して行うこと
により、ＣＰＵ１の負荷を効率的に軽減させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリから他のメ
モリ等にデータの転送を行う際のＣＰＵの転送処理の負
荷を効率的に軽減させるようにした電子機器に関する。

【０００２】

【従来の技術】近年、電子機器等においては付加価値の
向上から種々の機能が搭載され、これらの機能は内蔵さ
れているＣＰＵがメモリ等に記憶されたデータに基づき
演算処理を行い入出力装置を制御することにより行われ
る。

【０００３】このような状況にあって、ＣＰＵとこれに
接続されている入出力装置との間で高速にデータ転送を
行う必要性が高まり、ＤＭＡ（ＤｉｒｅｃｔＭｅｍｏ
ｒｙＡｃｃｅｓｓ）コントローラが利用されるようにな
っている。

【０００４】即ち、従前はＣＰＵが制御プログラムに従
って入出力装置との間でデータ転送を行っていたが、例
えば磁気ディスクからメモリに大量のデータ転送を行う
際には、当該ＣＰＵが転送処理を行うために占有されて
しまい該ＣＰＵの処理効率又は稼働率が低下してしま
う。

【０００５】そこで、ＤＭＡコントローラを用いること
によりＣＰＵによる制御を入出力の開始と終了のみと
し、一度データの転送が開始されれば、その後はＣＰＵ
に関係なくメモリと入出力装置との間で直接データ転送
を行うようにして、当該ＣＰＵの処理負荷を軽減させる
ようにしている。

【０００６】例えば、特開平９−３０５５２８号公報に
おいては、モデムからの受信データをメモリに書込む際
におけるＣＰＵの処理負荷を軽減する構成が開示されて
いる。

【０００７】即ち、図８に示すようにファクシミリ装置
は、ＣＰＵ１１１、ＲＯＭ１１２、ＲＡＭ１１３及びＤ
ＭＡコントローラ１１６を備えて、ＣＰＵ１１１はＤＭ
Ａコントローラ１１６のエリア制御回路１１７にＲＡＭ
１１３内の空き領域の内から選択した複数の領域をそれ
ぞれエリアＡ及びエリアＢとして設定する。

【０００８】そして、ＤＭＡコントローラ１１６は、ま
ずエリアＡを利用して処理を行い、その処理が終った時
点でＣＰＵ１１１に割込みをかけると共にエリアＢを利
用して処理を継続する。

【０００９】一方、ＣＰＵ１１１は割込み処理によりエ
リアＢのＤＭＡ処理が終ったとしてもさらに処理すべき
データが存在するか否かを判断して、これらのデータが
なくなるまでエリアＡ及びエリアＢを交互に利用するこ
とによりＤＭＡ処理を連続的に行うようにしている。

【００１０】従って、このような構成では、ＤＭＡコン
トローラ１１６から割込みが発生したときのみＣＰＵ１
１１が当該処理のために占有され、それ以外の時は他の
処理を行うことができるようになるので、当該ＣＰＵ１
１１の負荷が軽減される。

【００１１】

【発明が解決しようとする課題】しかしながら、上記構
成では、少なくともエリアＡからエリアＢでの処理を行
う際に、ＤＭＡコントローラ１１６からの割込みが発生
して、その処理のためにＣＰＵ１１１が占有されてしま
い十分な負荷軽減が図れない問題があった。

【００１２】また、かかる割込みによる処理を許容する
としても、エリアＡ及びエリアＢを交互に使用して受信
データをメモリに書込む構成であり、かかる複数のエリ
アが確保できないときや、当該メモリからデータを読出
す際の処理については従前と代らないので、使用状況に
よりＣＰＵ１１１の負荷軽減が図れない場合が生じる問
題があった。

【００１３】そこで、本発明は、連続してメモリへのデ
ータの読み書きが行えるようにしてＣＰＵの負荷を効率
的に軽減させることができるＤＭＡコントローラ及びそ
れを用いた電子機器を提供することを目的とする。

【００１４】

【課題を解決するための手段】上記課題を解決するた
め、請求項１にかかる発明は、種々のデータを格納する
少なくとも２つの格納手段と、これらの間でのデータ転
送を制御するＣＰＵと、格納手段の間でデータ転送を行
う際に、ＣＰＵの転送処理を代行することにより当該Ｃ
ＰＵの処理負担を軽減するＤＭＡコントローラとを有し
た電子機器において、ＣＰＵが、転送すべきデータを転
送元の格納手段にテーブルデータとして格納すると共
に、当該テーブルデータの先頭アドレスを読出アドレ
ス、また転送するデータ数を転送数としてＤＭＡコント
ローラに指示することにより当該ＤＭＡコントローラに
対して転送要求を行い、かつ、該転送要求を管理する転
送要求管理部をＤＭＡコントローラに設けて、該転送要
求管理部の管理に基づき全ての転送要求が実行されるま
で連続して転送元の格納手段から転送先の格納手段にデ
ータ転送を行うようにして、連続して格納手段から他の
格納手段にデータの読み書きが行えるようにすることで
ＣＰＵの負荷を効率的に軽減させるようにしたことを特
徴とする。

【００１５】請求項２にかかる発明は、ＣＰＵが、ＤＭ
Ａコントローラにデータ転送を指示する際に、転送先の
格納手段の何処に転送するかを示す書込アドレスも指示
するようにして、転送元及び転送先がメモリのような場
合であっても連続して格納手段から他の格納手段にデー
タの読み書きが行えるようにすることでＣＰＵの負荷を
効率的に軽減させるようにしたことを特徴とする。

【００１６】請求項３にかかる発明は、ＤＭＡコントロ
ーラが、読出アドレス又は書込アドレスのうち少なくと
も１を格納すると共に、転送数を格納する転送情報格納
部を複数備えて、各転送情報格納部ごとに転送処理を実
行するようにして、連続して格納手段から他の格納手段
にデータの読み書きが行えるようにすることでＣＰＵの
負荷を効率的に軽減させるようにしたことを特徴とす
る。

【００１７】請求項４にかかる発明は、ＣＰＵが、転送
先の格納手段に転送データをテーブデータとして書込む
際に、当該書込み領域に既に書込まれているテーブルデ
ータが読出未完了の場合には、当該書込みを禁止するよ
うにして、転送の信頼性を向上させたことを特徴とす
る。

【００１８】請求項５にかかる発明は、ＤＭＡコントロ
ーラが、複数の転送情報格納部ごとに転送を実行する際
の転送順序を管理する転送順序管理部を設けて、転送の
信頼性を向上させながら、連続して格納手段から他の格
納手段にデータの読み書きが行えるようにすることでＣ
ＰＵの負荷を効率的に軽減させるようにしたことを特徴
とする。

【００１９】請求項６にかかる発明は、種々のデータを
格納する２つの格納手段と、これらの間でのデータ転送
を制御するＣＰＵと、２つの格納手段の間でデータ転送
を行う際に、ＣＰＵの転送処理を代行することにより当
該ＣＰＵの処理負担を軽減するＤＭＡコントローラとを
有した電子機器において、ＣＰＵが、転送元の格納手段
に転送すべきデータをテーブルデータとして格納すると
共に、該テーブルデータの情報をＤＭＡデータとして格
納し、かつ、当該ＤＭＡデータに基づき転送処理を実行
するテーブルデータの先頭アドレスを示す読出アドレ
ス、該テーブルデータのデータ数を示す転送数及び次の
転送処理に関する情報が格納されたＤＭＡデータの先頭
アドレスを示す次ＤＭＡデータアドレスを格納し、ＤＭ
Ａコントローラにこれらのデータを転送させる際には、
最初に転送するテーブルデータの転送情報が格納されて
いるＤＭＡデータのアドレスを指示するようにして、連
続して格納手段から他の格納手段にデータの読み書きが
行えるようにすることでＣＰＵの負荷を効率的に軽減さ
せるようにしたことを特徴とする。

【００２０】請求項７にかかる発明は、ＤＭＡデータに
転送先の格納手段の何処に転送するかを示す書込アドレ
スも指示するようにして、転送元及び転送先がメモリの
ような場合であっても連続して格納手段から他の格納手
段にデータの読み書きが行えるようにすることでＣＰＵ
の負荷を効率的に軽減させるようにしたことを特徴とす
る。

【００２１】請求項８にかかる発明は、ＤＭＡコントロ
ーラに転送中に次に転送するテーブルデータの情報を示
すＤＭＡデータをプリロードして格納するＤＭＡデータ
プリロード部を設けて、転送元及び転送先がメモリのよ
うな場合であっても連続して格納手段から他の格納手段
にデータの読み書きが行えるようにすることでＣＰＵの
負荷を効率的に軽減させるようにしたことを特徴とす
る。

【００２２】請求項９にかかる発明は、ＣＰＵが、ＤＭ
Ａコントローラに対して転送要求を行たことを管理する
転送要求管理部を設けて、当該転送要求がなくなるまで
ＤＭＡコントローラが連続して転送を行うようにして、
連続して格納手段から他の格納手段にデータの読み書き
が行えるようにすることでＣＰＵの負荷を効率的に軽減
させるようにしたことを特徴とする。

【００２３】請求項１０にかかる発明は、ＤＭＡコント
ローラが、転送先格納手段にデータ転送する際の転送要
求であるＤＭＡリクエスト信号を自己生成して出力する
ＤＭＡリクエスト発生部を備えて、効率的にデータ転送
が行えるようにすると共に、割込み等を発生させること
なく連続して格納手段から他の格納手段にデータの読み
書きが行えるようにすることでＣＰＵの負荷を効率的に
軽減させるようにしたことを特徴とする。

【００２４】請求項１１にかかる発明は、ＤＭＡリクエ
スト信号の発生間隔が、任意に設定可能なように設け、
状況に応じてＤＭＡリクエスト信号を発生させて、割込
み等を発生させることなく連続して格納手段から他の格
納手段にデータの読み書きが行えるようにすることでＣ
ＰＵの負荷を効率的に軽減させるようにしたことを特徴
とする。

【００２５】

【発明の実施の形態】本発明の第１の実施の形態を図を
参照して説明する。図１は、本実施の形態にかかるＤＭ
Ａコントローラを備えた電子機器の概略構成を示すブロ
ック図である。

【００２６】図１における電子機器は、種々の演算を行
うと共に電子機器全体の制御を行うＣＰＵ１、転送する
データを格納している第１格納手段２、当該転送されて
きたデータを格納する第２格納手段３、該第２格納手段
からデータを受取り動作するステッピングモータ等のデ
ータ実行手段４、第１格納手段２と第２格納手段３との
間でデータ転送を行う際のＣＰＵ１が行う処理の一部を
代行することにより当該ＣＰＵ１の処理負担を軽減する
ＤＭＡコントローラ５等を有して、これらがバス６を介
して接続されている。

【００２７】データ実行手段４として、入力したデータ
を一時蓄え、時間的タイミングを見計らって実行するよ
うなステッピングモータや磁気ディスクを想定した場合
には、第１格納手段２としては電子機器に設けられてい
るＲＡＭ等のメモリがあげられ、第２格納手段３として
はステッピングモータを駆動するための制御回路や磁気
ディスク装置に設けられているバッファ等があげられ
る。

【００２８】なお、磁気ディスクを考えた場合には、デ
ータの転送は電子機器に設けられているメモリから磁気
ディスクに、逆に磁気ディスクからメモリに転送する場
合が生じるが基本的な処理は同じである。

【００２９】さらに、データの転送をメモリ間で行うよ
うな場合もある。即ち、電子機器に設けられた１つのメ
モリが第１格納手段２及び第２格納手段３となる場合、
また当該電子機器に２つのメモリが設けられて一方から
他方のメモリにデータ転送を行う場合が考えられ、いず
れの場合においても本発明を適用することが可能であ
る。

【００３０】そこで、以下の説明では、第１格納手段２
としては電子機器に設けられたＲＡＭ等のメインメモ
リ、データ実行手段４としてステッピングモータ、第２
格納手段３として当該ステッピングモータを駆動する制
御回路に設けられたバッファを想定して説明する。

【００３１】第１格納手段２には、図２に例示するよう
なデータ実行手段４が実行するデータがテーブル化され
て設けられている。

【００３２】このテーブルデータは、データ単位（例え
ば、４、８、１６ビット等）により設定されるビット数
からなるデータを１ブロックとして、複数まとめること
により構成されている。

【００３３】なお、図２ではテーブル１とテーブル２と
が設けられた場合を示し、それぞれのブロックの数を転
送数ａ、転送数ｂのように記載している。以下、このブ
ロック数を転送数と記載して説明する。また各テーブル
データにおける先頭ブロックのアドレスをアドレスＡ及
びアドレスＢとしている。

【００３４】ＤＭＡコントローラ５には、複数の転送情
報格納部２３が設けられた転送情報管理手段２０及び転
送処理管理手段１０が設けられている。

【００３５】転送情報格納部２３は、第１格納手段２に
格納されているテーブルデータの先頭アドレスである読
出アドレスを格納するアドレス格納部２１及び当該テー
ブルデータを構成するブロック数である転送数を格納す
る転送数格納部２２により構成されている。

【００３６】また、転送処理管理手段１０は、第１格納
手段２に複数のテーブルが格納されている場合に、各テ
ーブルを転送する際の転送順序を格納して管理する転送
順序管理部１１及び各テーブルに対して転送要求が発行
されたか否かを管理する転送要求管理部１２により構成
されている。

【００３７】そして、第２格納手段３から転送処理管理
手段１０にＤＭＡリクエスト信号７が出力され、これに
対して転送処理管理手段１０から第２格納手段３にＤＭ
Ａアックノレッジ信号８が出力されるようになってい
る。

【００３８】なお、後述するようにＣＰＵ１がＤＭＡコ
ントローラ５に転送要求を出力する前に、テーブルデー
タを第１格納手段２に格納し、またアドレス格納部２１
及び転送数格納部２２に該当する情報を格納するように
なっている。

【００３９】但し、第１格納手段２がＲＯＭのような不
揮発性メモリの場合には、テーブルデータは予め格納さ
れているので、ＣＰＵ１は当該テーブルを必要に応じて
格納するようなことはせず、単にＤＭＡコントローラ５
のアドレス格納部２１等に該当する情報を格納するだけ
となる。

【００４０】このような構成で、データの転送手順を図
３及び図４を参照して説明する。なお、図３は転送手順
を示すフローチャート、図４はタイミングチャートを示
している。

【００４１】図４に示すＬｉｎｅｓｙｎｃは、図示しな
いスキャナのライン同期信号であり、Ｂｌｏｃｋｓｙｎ
ｃは、ライン同期信号と同期した複数ラインを１ブロッ
クとした信号である。

【００４２】データ転送は、先ず、ＣＰＵ１が第１格納
手段２に図２に示すようなデータ実行手段４に転送する
データをテーブルデータ化して格納する。その後、転送
アドレス及び転送数をＤＭＡコントローラ５のアドレス
格納部２１及び転送数格納部２２に格納して、ＤＭＡ転
送要求を当該ＤＭＡコントローラ５に出力する（ステッ
プＳＡ１）。

【００４３】なお、図１に示すように、アドレス格納部
２１及び転送数格納部２２は複数設けられているが、全
てのアドレス格納部２１等に転送アドレス等が格納され
るわけではなく、テーブルをｊ個転送する場合にはｊ組
の転送情報をアドレス格納部２１及び転送数格納部２２
に格納する。

【００４４】そして、転送アドレス等の転送情報が格納
されたｊ組の転送情報格納部２３の数（この場合、ｊ）
をＤＭＡ転送数Ｔとする。

【００４５】ＤＭＡコントローラ５は、ＣＰＵ１からＤ
ＭＡ転送要求を受信すると転送処理を開始し（ステップ
ＳＡ２）、第２格納手段３からのＤＭＡリクエスト信号
７を待つ（ステップＳＡ３）。

【００４６】第２格納手段３からＤＭＡリクエスト信号
７を受信すると、ＤＭＡコントローラ５はＤＭＡアック
ノレッジ信号８を第２格納手段に出力してアドレス格納
部２１に格納されているアドレスに基づきデータを読出
して転送を開始する。

【００４７】このとき、転送数格納部２２に格納されて
いる転送数分のブロックデータをデータ単位で読込ん
で、第２格納手段３に転送され、そしてＤＭＡ転送数Ｔ
が１減じられる（ステップＳＡ４）。

【００４８】図４では、１つのテーブルが４つのブロッ
クデータにより構成された場合を示し、ＣＰＵ１がテー
ブル１を設定しＤＭＡ転送要求（二重矢印）を出力した
際、各ブロックデータが点線矢印に従って順次転送さ
れ、このデータに基づきステッピングモータが駆動され
る様子が示されている。

【００４９】そして、ＤＭＡ転送数ＴがＴ＝０になるま
で、上記転送が連続して行われて１つのテーブルについ
ての転送処理が終了する（ステップＳＡ５）。

【００５０】当該転送処理が終了すると、それまでにＣ
ＰＵ１から新たな転送要求を受信したか否かの判断が行
われ（ステップＳＡ６）、新たな転送要求が受信されな
かった場合には転送処理は完了する。なお、この新たな
転送要求の有無は、転送要求管理部１２が管理してい
る。

【００５１】一方、新たな転送要求を受信している場合
にはステップＳＡ２に戻り、これまでの処理を繰返す。

【００５２】新たな転送要求が受信される際には、別の
転送情報格納部２３（既に実行された転送情報格納部で
も良い）に該当する転送情報が既に格納されているの
で、第２格納手段３からのＤＭＡリクエスト信号７を受
信すると、当該転送情報に基づき次の転送処理が開始さ
れる。

【００５３】図４において次の転送要求は、テーブル２
を設定し、ＤＭＡ転送要求（二重矢印）を出力したこと
で出力されている。

【００５４】このように、少なくともＣＰＵ１からの１
テーブルのデータ転送を行うように転送要求を出力し
て、その要求内容が全て実行されるまで、ＤＭＡコント
ローラ５が連続してデータ転送を行うので、ＣＰＵ１の
処理負担を軽減することができるようになる。

【００５５】また、ＤＭＡコントローラ５が転送処理中
であるか否かを問わずＣＰＵ１が転送要求を出力できる
ので、ＣＰＵ１は転送要求の出力タイミング等を意識す
る必要がなくなり、同時にＤＭＡコントローラ５もＣＰ
Ｕ１からの転送要求の受信を転送処理と切離して行なえ
るので、制御上割込み処理が不要となり、又は割込みを
行うにしても例えばＤＭＡコントローラ５等のタイミン
グで割込み処理が行えるので、割込み信号の出力（受
信）から割込み処理が実行されるまでの時間を考慮しな
い制御が可能になって制御プログラムの制作が非常に容
易になる利点がある。

【００５６】なお、ＤＭＡコントローラ５が現在転送し
ているテーブルに対してＣＰＵ１が次のテーブルデータ
を上書き使用とした場合に、これを許してしまうと正確
なデータ転送ができなくなることは明らかで、係る場合
には上書きを禁止しなければならない。

【００５７】そこで、本発明では、図４に示すように、
ＦＬＧ１及びＦＬＧ２の制御信号を設けて、ＦＬＧ１が
「Ｈ」レベルになっているときにはテーブル１が処理中
であることを示し、ＦＬＧ２が「Ｈ」レベルになってい
るときにはテーブル２が処理中であることを示して、該
当するテーブルにＣＰＵ１が上書きしようとしてもこれ
を禁止するようにしている。

【００５８】従って、データ転送の信頼性を向上させる
ことが可能になる。

【００５９】ところで、第１格納手段２及び第２格納手
段３が共にメモリのようにアドレスを持つ場合（同一格
納手段内でデータ転送を行う場合も含む）における転送
手順も上述したと全く同様に行うことができるが、この
場合には転送元のデータが格納されているアドレスが新
たに必要になる、

【００６０】このような場合には、アドレス格納部２１
に転送元のアドレスと転送先のアドレスとを共に格納す
るようにすればよい。無論、別の格納領域を設け、そこ
に転送先アドレスを格納するようにしてもよいことはい
うまでもない。

【００６１】そして、転送元のアドレスからデータを読
出し、転送先のアドレスに転送するようにする。

【００６２】このような処理においても、ＣＰＵ１が本
来行う処理をＤＭＡコントローラ５が代行するので、上
述したと同様の効果、即ちＣＰＵ１の処理負担の軽減及
び割込み処理に対する制御プログラムの製作容易性と言
った効果を享受することが可能となる。

【００６３】なお、上記説明では、ＤＭＡコントローラ
５が１つの転送情報格納部２３に格納されている転送情
報に基づき転送処理をし、次にＣＰＵ１からの新たな転
送要求の有無を判断するようにしたが、本発明はこれに
限定されるものではなく、ＣＰＵ１が予め複数の転送情
報格納部２３に転送情報を格納するようにしてもよい。

【００６４】そして、転送順序管理部１１が、複数の転
送情報格納部２３に格納されている転送情報をどの順序
で行うかを管理するようにするならば、複数の転送情報
格納部２３に格納されている転送処理がＣＰＵ１の介在
なしに連続して行うことが可能なり、よりＣＰＵ１の処
理負担の軽減が図られる。

【００６５】次に、本発明の第２の実施の形態の説明を
図を参照して行う。第１の実施の形態では、複数の転送
処理を継続して行うには、ＣＰＵ１はその旨の転送情報
を転送情報格納部２３に格納し、転送順序管理部１１が
これら複数の転送情報格納部２３に格納された転送処理
を管理する必要があった。

【００６６】従って、一度に連続して実行できる転送処
理の回数は、転送情報管理手段２０に設けられている転
送情報格納部２３の数により限定されてしまう。

【００６７】そこで、本実施の形態では、かかる制限を
緩和するようにしたものである。

【００６８】図５は本実施の形態にかかるＤＭＡコント
ローラ５を備えた電子機器の概略構成を示すブロック図
である。

【００６９】図５における電子機器は、種々の演算を行
うと共に電子機器全体の制御を行うＣＰＵ１、転送する
データを格納している第１格納手段２、当該転送されて
きたデータを格納する第２格納手段３、該第２格納手段
３からデータを受取り動作するステッピングモータ等の
データ実行手段４、第１格納手段２と第２格納手段３と
の間でデータ転送を行う際のＣＰＵ１が行う処理の一部
を代行することにより当該ＣＰＵ１の処理負担を軽減す
るＤＭＡコントローラ５等を有して、これらがバス６を
介して接続されている。

【００７０】データ実行手段４として、入力したデータ
を一時蓄え、時間的タイミングを見計らって実行するよ
うなステッピングモータや磁気ディスクを想定した場合
には、第１格納手段２としては電子機器に設けられてい
るＲＡＭ等のメモリがあげられ、第２格納手段３として
はステッピングモータを駆動するための制御回路や磁気
ディスク装置に設けられているバッファ等があげられ
る。

【００７１】なお、磁気ディスクを考えた場合には、デ
ータの転送は電子機器に設けられているメモリから磁気
ディスクに、逆に磁気ディスクからメモリに転送する場
合が生じるが基本的な処理は同じである。

【００７２】さらに、データ実行手段４として、メモリ
があげられる。この場合には、電子機器に設けられた１
つのメモリが第１格納手段２及び第２格納手段３となる
場合、当該電子機器に２つのメモリが設けられて一方か
ら他方のメモリにデータ転送が行われるときがあり、か
かる場合にも本発明は適用可能である。

【００７３】そこで、以下の説明では、第１格納手段２
としては電子機器に設けられたＲＡＭ等のメインメモ
リ、データ実行手段４としてステッピングモータ、第２
格納手段３として当該ステッピングモータを駆動する制
御回路に設けられたバッファを想定して説明する。

【００７４】第１格納手段２には、図２に例示するよう
なデータ実行手段４が実行するデータがテーブルデータ
化されて設けられ、さらに図６に示すような転送データ
の情報をテーブル化したデータ（以下、当該テーブルを
ＤＭＡデータと記載して、データ実行手段が実行するテ
ーブルデータと区別する）が格納されている。

【００７５】テーブルデータは、データ単位（例えば、
４、８、１６ビット等）により設定されるビット数から
なるデータを１ブロックとして、複数まとめることによ
り構成されている。

【００７６】なお、図２ではテーブル１とテーブル２と
が設けられた場合を示し、それぞれのブロックの数を転
送数ａ、転送数ｂのように記載している。以下、このブ
ロック数を当該転送数と記載して説明する。また各テー
ブルの先頭ブロックのアドレスをアドレスＡ及びアドレ
スＢとしている。

【００７７】図６においては、ＤＭＡデータが３つ記載
されており、各ＤＭＡデータは次に転送するテーブルの
情報が格納されているＤＭＡデータのアドレスを示す次
ＤＭＡデータアドレス、そのＤＭＡデータにより転送さ
れるテーブルのアドレスを示す転送アドレス、及び該転
送で転送するブロック数を示す転送数がそれぞれ格納さ
れている。

【００７８】そして、ＤＭＡコントローラ５が最初に起
動する際には、ＣＰＵ１から最初のＤＭＡデータが格納
されているアドレスが指定される。このときに指定され
たアドレスが、「ｋ」であったとする。

【００７９】これにより、ＤＭＡコントローラ５は、ア
ドレス「ｋ」にアクセスして、図６（ａ）に示すＤＭＡ
データを読込み、転送処理を実行する。

【００８０】このＤＭＡデータには、次に読込むＤＭＡ
データのアドレス「ｍ」が格納されているので、現在の
転送が終了すると又は終了直前にアドレス「ｍ」アクセ
スして図６（ｂ）に示すＤＭＡデータを読込み、データ
の転送を行う。

【００８１】このＤＭＡデータには、次のＤＭＡデータ
のアドレスが「ｎ」で有ることが格納されているので、
現在の転送処理に引続き、図６（ｃ）に示すアドレス
「ｎ」のＤＭＡデータを読込む。

【００８２】ところが、このデータにはこれまでと違
い、次に読込むＤＭＡデータのアドレスが格納されてお
らず、転送終了を示すデータが格納されている。

【００８３】そこで、ＤＭＡコントローラ５は、このＤ
ＭＡデータに基づく転送を終了すると転送処理が完了し
たとして終了する。

【００８４】ＤＭＡコントローラ５には、プリロード管
理手段３０及び転送処理管理手段１０等が設けられてい
る。

【００８５】プリロード管理手段３０には、現在行って
いる転送処理の転送情報であるＤＭＡデータのアドレス
を格納するＤＭＡデータアドレス格納部３１、次に実行
する転送処理を予め読込むためのＤＭＡデータプリロー
ド部３２、当該ＤＭＡデータプリロード部３２でプリロ
ードを実行させるためのＤＭＡリクエスト信号を発生さ
せるＤＭＡリクエスト発生部３３が設けられている。

【００８６】また、転送処理管理手段１０には、第１格
納手段２に複数のテーブルが格納されている場合に、各
テーブルを転送する際の転送順序を格納して管理する転
送順序管理部１１及び各テーブルに対して転送要求が発
行されたか否かを管理する転送要求管理部１２が設けら
れている。

【００８７】このような構成で、データの転送手順を図
７に示すフローチャートを参照して説明する。

【００８８】ＣＰＵ１がＤＭＡコントローラ５に転送要
求を出力する前に、当該ＰＵ１は第１格納手段２に図２
に示すようなデータ実行手段４に転送するデータをテー
ブルデータ化して格納すると共に、該ＤＭＡデータを格
納する。

【００８９】但し、第１格納手段２がＲＯＭのような不
揮発性メモリの場合には、テーブルデータは予め格納さ
れているので、ＣＰＵ１は当該テーブルデータを必要に
応じて格納するようなことはせず、単にＤＭＡコントロ
ーラ５のアドレス格納部２１等に該当する情報を格納す
るだけとなる。

【００９０】このような状態が終了した後、ＣＰＵ１は
ＤＭＡコントローラ５に転送要求を出力する。この転送
要求には、最初に読込むＤＭＡデータのアドレスが含ま
れている（ステップＳＢ１）。

【００９１】ＤＭＡコントローラ５はＤＭＡ転送要求を
受信すると、最初に読込むＤＭＡデータのアドレスをＤ
ＭＡデータアドレス格納部３１に格納して、当該アドレ
スに対応するＤＭＡデータの読込を開始する（ステップ
ＳＢ２）。

【００９２】ＤＭＡデータには、転送するデータをテー
ブルデータ化した際の当該テーブルの先頭アドレスと転
送数とが含まれるので、該当するアドレスにアクセスし
て指定された転送数のブロックデータを読込む（ステッ
プＳＢ２、ステップＳＢ３）。

【００９３】当該データの読込みが完了すると、ＤＭＡ
コントローラ５は転送を開始し、第２格納手段３からの
リクエスト待ちとなる（ステップＳＢ５、ステップＳＢ
６）。

【００９４】そして、第２格納手段３からＤＭＡリクエ
スト信号を受信すると、転送数で規定されたブロックデ
ータが転送され（ステップＳＢ７）、実際に転送した数
が当該転送数に等しくなると全ての転送が終了する（ス
テップＳＢ８）。

【００９５】その後、次の転送要求があるか否かの判断
が行われ、当該判断はＤＭＡデータに転送終了を示すデ
ータがあるか否かで判断される（ステップＳＢ９）。

【００９６】例えば、図６では３つのＤＭＡデータが示
され、図６（ａ）及び図６（ｂ）に示すＤＭＡデータに
は次ＤＭＡデータアドレスが格納され、図６（ｃ）に示
すＤＭＡデータには転送終了を示す情報が格納されてい
るので、図６（ａ）の内容の転送が終了すると転送要求
が出力され、図６（ｂ）の内容が実行されて、また転送
要求が出力され、図６（ｃ）の内容が実行される。

【００９７】ところが、図６（ｃ）に示すＤＭＡデータ
には転送終了の情報が格納されているので、当該ＤＭＡ
データの転送が終了すると転送処理が完了するようにな
る。

【００９８】なお、ステップＳＢ６におけるＤＭＡリク
エスト信号は、転送先の格納手段である第２格納手段３
から出力されるが、本発明はこれに限定されるものでは
なくＤＭＡリクエスト発生部３３で自己生成するように
しても良い。

【００９９】この場合、そのＤＭＡリクエスト信号の発
生間隔を任意の間隔に設定可能に設けるならば、装置の
搬送性が向上する利点がある。

【０１００】これにより、ＣＰＵ１は１度の転送要求の
みを発行すればよいので、大幅な処理負担の軽減が可能
となる。

【０１０１】

【発明の効果】以上説明したように請求項１にかかる発
明によれば、ＣＰＵが、転送すべきデータを転送元の格
納手段にテーブルデータとして格納すると共に、当該テ
ーブルデータの先頭アドレスを読出アドレス、また転送
するデータ数を転送数としてＤＭＡコントローラに転送
要求を指示し、当該転送要求を転送要求管理部で管理す
ることにより、全ての転送要求に対する格納手段から他
の格納手段へのデータの読み書きが連続して行えるよう
になりＣＰＵの負荷を効率的に軽減させることが可能に
なる。

【０１０２】請求項２にかかる発明によれば、ＣＰＵ
が、ＤＭＡコントローラにデータ転送を指示する際に、
転送先の格納手段の何処に転送するかを示す書込アドレ
スも指示するようにして、転送元及び転送先がメモリの
ような場合であっても連続して格納手段から他の格納手
段にデータの読み書きが行えるようになりＣＰＵの負荷
を効率的に軽減させることが可能になる。

【０１０３】請求項３にかかる発明によれば、ＤＭＡコ
ントローラが、読出アドレス又は書込アドレスのうち少
なくとも１を格納すると共に、転送数を格納する転送情
報格納部を複数備えて、各転送情報格納部ごとに転送処
理を実行するようにしたので、簡単な構成で連続して格
納手段から他の格納手段にデータの読み書きが行えるよ
うになりＣＰＵの負荷を効率的に軽減させることが可能
になる。

【０１０４】請求項４にかかる発明によれば、ＣＰＵ
が、転送先の格納手段に転送データをテーブデータとし
て書込む際に、当該書込み領域に既に書込まれているテ
ーブルデータが読出未完了の場合には、当該書込みを禁
止するようにしたので、転送の信頼性を向上させること
が可能になる。

【０１０５】請求項５にかかる発明によれば、ＤＭＡコ
ントローラが、複数の転送情報格納部ごとに転送を実行
する際の転送順序を管理する転送順序管理部を設けたの
で、転送の信頼性を向上が図られると共に、連続して格
納手段から他の格納手段にデータの読み書きが行えるよ
うになりＣＰＵの負荷を効率的に軽減させることが可能
になる。

【０１０６】請求項６にかかる発明によれば、種々のデ
ータを格納する２つの格納手段と、これらの間でのデー
タ転送を制御するＣＰＵと、２つの格納手段の間でデー
タ転送を行う際に、ＣＰＵの転送処理を代行することに
より当該ＣＰＵの処理負担を軽減するＤＭＡコントロー
ラとを有した電子機器において、ＣＰＵが、転送元の格
納手段に転送すべきデータをテーブルデータとして格納
すると共に、該テーブルデータの情報をＤＭＡデータと
して格納し、かつ、当該ＤＭＡデータに基づき転送処理
を実行するテーブルデータの先頭アドレスを示す読出ア
ドレス、該テーブルデータのデータ数を示す転送数及び
次の転送処理に関する情報が格納されたＤＭＡデータの
先頭アドレスを示す次ＤＭＡデータアドレスを格納し、
ＤＭＡコントローラにこれらのデータを転送させる際に
は、最初に転送するテーブルデータの転送情報が格納さ
れているＤＭＡデータのアドレスを指示するようにした
ので、割込み等を発生させることなく連続して格納手段
から他の格納手段にデータの読み書きが行えるようにな
りＣＰＵの負荷を効率的に軽減させることが可能にな
る。

【０１０７】請求項７にかかる発明によれば、ＤＭＡデ
ータに転送先の格納手段の何処に転送するかを示す書込
アドレスも指示するようにしたので、転送元及び転送先
がメモリのような場合であっても連続して格納手段から
他の格納手段にデータの読み書きが行えるようになると
共に、ＣＰＵの負荷を効率的に軽減させることが可能に
なる。

【０１０８】請求項８にかかる発明によれば、ＤＭＡコ
ントローラに転送中に次に転送するテーブルデータの情
報を示すＤＭＡデータをプリロードして格納するＤＭＡ
データプリロード部を設けたので、転送元及び転送先が
メモリのような場合であっても連続して格納手段から他
の格納手段にデータの読み書きが行えるようになりＣＰ
Ｕの負荷を効率的に軽減させることが可能になる。

【０１０９】請求項９にかかる発明によれば、ＣＰＵ
が、ＤＭＡコントローラに対して転送要求を行たことを
管理する転送要求管理部を設けたので、当該転送要求が
なくなるまでＤＭＡコントローラが連続して転送を行え
るようになり、割込み等を発生させることなく連続して
格納手段から他の格納手段にデータの読み書きが行える
ようになると共にＣＰＵの負荷を効率的に軽減させるこ
とが可能になる。

【０１１０】請求項１０にかかる発明によれば、ＤＭＡ
コントローラが、転送先格納手段にデータ転送する際の
転送要求であるＤＭＡリクエスト信号を自己生成して出
力するＤＭＡリクエスト発生部を備えたので、効率的に
データ転送が行えるようにすると共に、割込み等を発生
させることなく連続して格納手段から他の格納手段にデ
ータの読み書きが行えるようにすることでＣＰＵの負荷
を効率的に軽減させることが可能になる。ることが可能
になる。

【０１１１】請求項１１にかかる発明によれば、ＤＭＡ
リクエスト信号の発生間隔が、任意に設定可能なように
設けたので、状況に応じてＤＭＡリクエスト信号を発生
させ留ことができて汎用性が高まると共に、割込み等を
発生させることなく連続して格納手段から他の格納手段
にデータの読み書きが行えるようになりＣＰＵの負荷を
効率的に軽減させることが可能になる。

【図面の簡単な説明】

【図１】本発明の第１実施の形態の説明に適用される電
子機器のブロック図である。

【図２】テーブルデータの構成例を示す図である。

【図３】転送処理を示すフローチャートである。

【図４】転送処理のタイミングチャートである。

【図５】本発明の第２実施の形態の説明に適用される電
子機器のブロック図である。

【図６】ＤＭＡデータの構成例を示す図である。

【図７】転送処理を示すフローチャートである。

【図８】従来の技術の説明に適用される電子機器のブロ
ック図である。

【符号の説明】

１ＣＰＵ２第一格納手段３第二格納手段４データ実行手段５ＤＭＡコントローラ７ＤＭＡリクエスト信号１０転送処理管理手段１１転送順序管理部１２転送要求管理部２０転送情報管理手段２１アドレス格納部２２転送数格納部２３転送情報格納部３０プリロード管理手段３１ＤＭＡデータアドレス格納部３２ＤＭＡデータプリロード部３３ＤＭＡリクエスト発生部

Claims

【特許請求の範囲】

【請求項１】種々のデータを格納する少なくとも２つ
の格納手段と、これらの間でのデータ転送を制御するＣ
ＰＵと、前記格納手段の間でデータ転送を行う際に、前
記ＣＰＵの転送処理を代行することにより当該ＣＰＵの
処理負担を軽減するＤＭＡコントローラとを有した電子
機器において、前記ＣＰＵが、転送すべきデータを転送元の前記格納手
段にテーブルデータとして格納すると共に、当該テーブ
ルデータの先頭アドレスを読出アドレス、また転送する
データ数を転送数として前記ＤＭＡコントローラに指示
することにより当該ＤＭＡコントローラに対して転送要
求を行い、かつ、該転送要求を管理する転送要求管理部
を前記ＤＭＡコントローラに設けて、該転送要求管理部
の管理に基づき全ての転送要求が実行されるまで連続し
て前記転送元の格納手段から前記転送先の格納手段にデ
ータ転送を行うようにしたことを特徴とする電子機器。
【請求項２】前記ＣＰＵが、前記ＤＭＡコントローラ
にデータ転送を指示する際に、前記転送先の格納手段の
何処に転送するかを示す書込アドレスも指示するように
したことを特徴とする請求項１記載の電子機器。
【請求項３】前記ＤＭＡコントローラが、前記読出ア
ドレス又は書込アドレスのうち少なくとも１を格納する
と共に、前記転送数を格納する転送情報格納部を複数備
えて、各転送情報格納部ごとに転送処理を実行するよう
にしたことを特徴とする請求項１又は２記載の電子機
器。
【請求項４】前記ＣＰＵが、前記転送先の格納手段に
転送データをテーブデータとして書込む際に、当該書込
み領域に既に書込まれているテーブルデータが読出未完
了の場合には、当該書込みを禁止するようにしたことを
特徴とする請求項１乃至３いずれか１項記載の電子機
器。
【請求項５】前記ＤＭＡコントローラが、複数の前記
転送情報格納部ごとに転送を実行する際の転送順序を管
理する転送順序管理部を有することを特徴とする請求項
１乃至４いずれか１項記載の電子機器。
【請求項６】種々のデータを格納する２つの格納手段
と、これらの間でのデータ転送を制御するＣＰＵと、２
つの前記格納手段の間でデータ転送を行う際に、前記Ｃ
ＰＵの転送処理を代行することにより当該ＣＰＵの処理
負担を軽減するＤＭＡコントローラとを有した電子機器
において、前記ＣＰＵが、転送元の前記格納手段に転送すべきデー
タをテーブルデータとして格納すると共に、該テーブル
データの情報をＤＭＡデータとして格納し、かつ、当該
ＤＭＡデータに基づき転送処理を実行するテーブルデー
タの先頭アドレスを示す読出アドレス、該テーブルデー
タのデータ数を示す転送数及び次の転送処理に関する情
報が格納された前記ＤＭＡデータの先頭アドレスを示す
次ＤＭＡデータアドレスを格納し、前記ＤＭＡコントロ
ーラにこれらのデータを転送させる際には、最初に転送
するテーブルデータの転送情報が格納されている前記Ｄ
ＭＡデータのアドレスを指示することを特徴とする電子
機器。
【請求項７】前記ＤＭＡデータに前記転送先格納手段
の何処に転送するかを示す書込アドレスも指示するよう
にしたことを特徴とする請求項６記載の電子機器。
【請求項８】前記ＤＭＡコントローラが、転送中に次
に転送するテーブルデータの情報を示す前記ＤＭＡデー
タをプリロードして格納するＤＭＡデータプリロード部
を有することを特徴とする請求項７記載の電子機器。
【請求項９】前記ＣＰＵが、前記ＤＭＡコントローラ
に対して転送要求を行ったか否かを管理する転送要求管
理部を設けて、当該転送要求がなくなるまで前記ＤＭＡ
コントローラが連続して転送を行うようにしたことを特
徴とする請求項６乃至８いずれか１項記載の電子機器。
【請求項１０】前記ＤＭＡコントローラが、前記転送
先格納手段にデータ転送する際の転送要求であるＤＭＡ
リクエスト信号を自己生成して出力するＤＭＡリクエス
ト発生部を備えたことを特徴とする請求項１乃至９いず
れか１項記載の電子機器。
【請求項１１】前記ＤＭＡリクエスト信号の発生間隔
が、任意設定できるように設けたことを特徴とする請求
項１０記載の電子機器。