JPS63231664A - 入出力制御アダプタ - Google Patents
入出力制御アダプタInfo
- Publication number
- JPS63231664A JPS63231664A JP6608187A JP6608187A JPS63231664A JP S63231664 A JPS63231664 A JP S63231664A JP 6608187 A JP6608187 A JP 6608187A JP 6608187 A JP6608187 A JP 6608187A JP S63231664 A JPS63231664 A JP S63231664A
- Authority
- JP
- Japan
- Prior art keywords
- input
- output control
- bus
- dma
- control adapter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims abstract description 8
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は、ＤＭＡ機能を有し、ＬＳＩ直結方式を採用す
る入出力制御アダプタにおいて、バスの占有率を低減で
きるようにするため、ＬＳＩのＤＭＡシーケンスをバス
の使用権を獲得し且つ入出力制御アダプタ内部へのアク
セスがないことで開始するようにしたものである。
る入出力制御アダプタにおいて、バスの占有率を低減で
きるようにするため、ＬＳＩのＤＭＡシーケンスをバス
の使用権を獲得し且つ入出力制御アダプタ内部へのアク
セスがないことで開始するようにしたものである。
入出力制御アダプタに係り、特にＤＭＡ機能を有しＬＳ
Ｉ直結方式を採用する入出力制御アダプタに関する。
Ｉ直結方式を採用する入出力制御アダプタに関する。
（従来の技術〕
従来、情報処理装置の端末制御装置として次のようなも
のがある。これは、第４図に示すように、アドレス線、
データ線並びに各種制御線で構成する共通バス１に中央
処理装置２（以下ｒＣＰＵＪという。）、プログラムと
各種情報を格納するメモリ３とを接続するほか、通信回
線４、磁気ハードディスク装置５、磁気フレキシブルデ
ィスク装置６等を入出力制御アダプタ７．７を介して接
続したものである。
のがある。これは、第４図に示すように、アドレス線、
データ線並びに各種制御線で構成する共通バス１に中央
処理装置２（以下ｒＣＰＵＪという。）、プログラムと
各種情報を格納するメモリ３とを接続するほか、通信回
線４、磁気ハードディスク装置５、磁気フレキシブルデ
ィスク装置６等を入出力制御アダプタ７．７を介して接
続したものである。
ここで、上記ＣＰＵ２は共通バス１を介してメモリ３か
ら順次命令を読み出すと共に該命令を実行し、共通バス
１を介して入出力制御アダプタ７．７のうち所定の入出
力制御アダプタ７にＤＭＡ作動の為の制御情報（アクセ
ス開始番地、語数、読み出し又は書込み指令等）を出力
する。
ら順次命令を読み出すと共に該命令を実行し、共通バス
１を介して入出力制御アダプタ７．７のうち所定の入出
力制御アダプタ７にＤＭＡ作動の為の制御情報（アクセ
ス開始番地、語数、読み出し又は書込み指令等）を出力
する。
すると入出力制御アダプタ７．７は前記制御情報を内部
のＤＭＡ制御部内のレジスタに格納し、該情報に基づい
てメモリとの間でＤＭＡ動作を行なう事により各種デー
タの読み出し又は書込みを行なうようにしている。
のＤＭＡ制御部内のレジスタに格納し、該情報に基づい
てメモリとの間でＤＭＡ動作を行なう事により各種デー
タの読み出し又は書込みを行なうようにしている。
ここで、この入出力制御アダプタ７は第５図に示すよう
に共通バス１にＤＭＡ要求信号を送出するＤＭＡ制御部
８、入出力制御アダプタ７内部でデータを準備されたこ
とを示すデータラッチ信号に基づいてデータをラッチす
るとともに、ＤＭＡ開始信号によってデータバスを経て
共通バスエヘラッチしていたデータを伝送するデータラ
ッチ装置９とを設けている。この入出力制御アダプタの
作動を第６図に示すタイムチャートに従って説明すれば
、先ずＤＭＡ制御部８からＤＭＡ要求が出されるとＣＰ
Ｕ２はこのＤＭＡ制御部８にＤＭＡ許可を与える。これ
により、この入出力制御アダプタ７にバスの使用権が与
えられる。しかしながら、ここではまだ他の入出力制御
アダプタがＤＭＡを実行しているためバスは他の入出力
制御アダプタがアクセスしているから、当該入出力アダ
プタ７はアクセスすることはできない。そこで、他の入
出力アダプタのアクセスが終了した時点で当該入出力ア
ダプタはアクセスを実行する。
に共通バス１にＤＭＡ要求信号を送出するＤＭＡ制御部
８、入出力制御アダプタ７内部でデータを準備されたこ
とを示すデータラッチ信号に基づいてデータをラッチす
るとともに、ＤＭＡ開始信号によってデータバスを経て
共通バスエヘラッチしていたデータを伝送するデータラ
ッチ装置９とを設けている。この入出力制御アダプタの
作動を第６図に示すタイムチャートに従って説明すれば
、先ずＤＭＡ制御部８からＤＭＡ要求が出されるとＣＰ
Ｕ２はこのＤＭＡ制御部８にＤＭＡ許可を与える。これ
により、この入出力制御アダプタ７にバスの使用権が与
えられる。しかしながら、ここではまだ他の入出力制御
アダプタがＤＭＡを実行しているためバスは他の入出力
制御アダプタがアクセスしているから、当該入出力アダ
プタ７はアクセスすることはできない。そこで、他の入
出力アダプタのアクセスが終了した時点で当該入出力ア
ダプタはアクセスを実行する。
ところで近年半導体技術の進歩に伴ない回線制御ＬＳＩ
やディスク装置制御ＬＳＩ等の入出力装置制御ＬＳＩの
高性能化が実現し、入出力制御アダプタのハード量の削
減、コストダウン等の要求に併せて、上記の入出力装置
制御用ＬＳＩを直接共通バスに接続する形式の入出力制
御アダブ′りが増加している。このような形式の入出力
制御アダプタを採用して上述のような手順でＤＭＡ送受
信を実行すると共通バスにあき時間が生じ、この入出力
装置のバス占有率が高くなり、バスの使用効率が低下す
るという問題がある。
やディスク装置制御ＬＳＩ等の入出力装置制御ＬＳＩの
高性能化が実現し、入出力制御アダプタのハード量の削
減、コストダウン等の要求に併せて、上記の入出力装置
制御用ＬＳＩを直接共通バスに接続する形式の入出力制
御アダブ′りが増加している。このような形式の入出力
制御アダプタを採用して上述のような手順でＤＭＡ送受
信を実行すると共通バスにあき時間が生じ、この入出力
装置のバス占有率が高くなり、バスの使用効率が低下す
るという問題がある。
これは上記のＬＳＩの作動がＬＳＩの選択信号、リード
／ライト信号等のシーケンスを取ることから第７図に示
すように、化アダプタのアクセスが終了した後、すぐに
は自アダプタのアクセスを実行できずに内部信号として
ＬＳＩへの選択信号、ＬＳＩへのリード／ライト信号、
を経てＬＳＩからのデータ出力を行なうため、バス上に
あき時間が発生するためである。
／ライト信号等のシーケンスを取ることから第７図に示
すように、化アダプタのアクセスが終了した後、すぐに
は自アダプタのアクセスを実行できずに内部信号として
ＬＳＩへの選択信号、ＬＳＩへのリード／ライト信号、
を経てＬＳＩからのデータ出力を行なうため、バス上に
あき時間が発生するためである。
（問題点を解決するための手段）
本発明において、上記の問題点を解決するための手段は
、第１図に示すように、ＤＭＡ＠能を有しを特定の手順
を遂行した後バス使用権を獲得し、バス１にデータ転送
を行なうＬＳＩＩＩを有する入出力制御アダプタ１０に
おいて、上記ＬＳＩＩＩに対するＤＭＡシーケンスをバ
ス１の使用権を獲得し且つ入出力制御アダプタ１０内部
へのアクセスがないことで開始するＤＭＡシーケンス制
御部１２を設けるようにしたことである。
、第１図に示すように、ＤＭＡ＠能を有しを特定の手順
を遂行した後バス使用権を獲得し、バス１にデータ転送
を行なうＬＳＩＩＩを有する入出力制御アダプタ１０に
おいて、上記ＬＳＩＩＩに対するＤＭＡシーケンスをバ
ス１の使用権を獲得し且つ入出力制御アダプタ１０内部
へのアクセスがないことで開始するＤＭＡシーケンス制
御部１２を設けるようにしたことである。
本発明によれば、ＬＳＩのＤＭＡシーケンスはＤＭＡシ
ーケンス制御部がバスの使用権を獲得し且つ入出力制御
アダプタ内部へのアクセスがない状態から開始するよう
にしているから、バスのあき時間は短縮され、バスを効
率的に使用することができる。
ーケンス制御部がバスの使用権を獲得し且つ入出力制御
アダプタ内部へのアクセスがない状態から開始するよう
にしているから、バスのあき時間は短縮され、バスを効
率的に使用することができる。
以下、本発明に係る入出力制御アダプタの実施例を図面
に基づいて説明する。
に基づいて説明する。
第２図及び第３図は本発明に係る入出力制御アダプタの
実施例を示すものである。
実施例を示すものである。
本実施例において、入出力制御アダプタは第２図に示す
ように、ＬＳＩ２１からのＤＭＡ要求に従いＤＭＡ要求
を共通バス上に発生し、ＣＰＵの許可を受けてバス使用
信号を発生するＤＭＡ制御部２２と、入出力制御アダプ
タ内部のレジスタアクセスに対応してアドレスデコード
回路を有しレジスタセット信号発生の制御を行なうプロ
グラムモードアクセス制御部２３と、ＤＭＡ制御部２２
からのバス使用信号とプログラムモードアクセス制御部
２３からの内部レジスタアクセス無し信号とによりＬＳ
ＩへのＤＭＡ許可、リード／ライト信号を発生するＤＭ
Ａシーケンス制御部としてのＬＳＩへのタイミング作成
部２４と、上記のＬＳＩ２１からのデータを共通バス１
に送出するタイミングを制御するトランシーバゲート２
５とから構成してなる。そして本実施例においてＤＭＡ
制御部２２はＬＳＩへのタイミング作成部２４からのデ
ータ準備ＯＫ信号とＡＳなしという条件でＤＭＡアドレ
ス及びＡＳを出力する。
ように、ＬＳＩ２１からのＤＭＡ要求に従いＤＭＡ要求
を共通バス上に発生し、ＣＰＵの許可を受けてバス使用
信号を発生するＤＭＡ制御部２２と、入出力制御アダプ
タ内部のレジスタアクセスに対応してアドレスデコード
回路を有しレジスタセット信号発生の制御を行なうプロ
グラムモードアクセス制御部２３と、ＤＭＡ制御部２２
からのバス使用信号とプログラムモードアクセス制御部
２３からの内部レジスタアクセス無し信号とによりＬＳ
ＩへのＤＭＡ許可、リード／ライト信号を発生するＤＭ
Ａシーケンス制御部としてのＬＳＩへのタイミング作成
部２４と、上記のＬＳＩ２１からのデータを共通バス１
に送出するタイミングを制御するトランシーバゲート２
５とから構成してなる。そして本実施例においてＤＭＡ
制御部２２はＬＳＩへのタイミング作成部２４からのデ
ータ準備ＯＫ信号とＡＳなしという条件でＤＭＡアドレ
ス及びＡＳを出力する。
次に本発明に係る入出力制御装置２０の作動を説明する
。この実施例においてはＤＭＡシーケンスの開始の条件
をバス使用権を獲得し、且つ、この入出力制御アダプタ
２０内部へのアクセスが無い状態としている。また、こ
の入出力制御アダプタ２０のアクセス開始の条件をこの
入出力制御アダプタ２０内でデータの準備が完了してお
り、且つ、他の入出力制御アダプタがアクセスを実行し
ていないこととしている。従って、第３図に示すように
入出力制御アダプタ２０がバス使用権を獲得した場合に
は他の入出力制御アダプタがアクセスしていてもこの入
出力制御アダプタ内部へのアクセスがない状態であれば
、ＬＳＩへの選択信号とＬＳＩへのリード信号を発生し
て、データを読み出しておく。その後この入出力制御ア
ダプタ２０内でデータの準備が終了し、他の入出力制御
アダプタのアクセスが終了した時にトランシーバゲート
２５を開いて、この入出力制御アダプタのアクセスを実
行する。
。この実施例においてはＤＭＡシーケンスの開始の条件
をバス使用権を獲得し、且つ、この入出力制御アダプタ
２０内部へのアクセスが無い状態としている。また、こ
の入出力制御アダプタ２０のアクセス開始の条件をこの
入出力制御アダプタ２０内でデータの準備が完了してお
り、且つ、他の入出力制御アダプタがアクセスを実行し
ていないこととしている。従って、第３図に示すように
入出力制御アダプタ２０がバス使用権を獲得した場合に
は他の入出力制御アダプタがアクセスしていてもこの入
出力制御アダプタ内部へのアクセスがない状態であれば
、ＬＳＩへの選択信号とＬＳＩへのリード信号を発生し
て、データを読み出しておく。その後この入出力制御ア
ダプタ２０内でデータの準備が終了し、他の入出力制御
アダプタのアクセスが終了した時にトランシーバゲート
２５を開いて、この入出力制御アダプタのアクセスを実
行する。
よって、本実施例によれば、他の入出力制御アダプタの
アクセスが終了してから、此の入出力制御アダプタのア
クセスが開始されるまでの時間は短いものとなる。
アクセスが終了してから、此の入出力制御アダプタのア
クセスが開始されるまでの時間は短いものとなる。
尚、上記の実施例においてはＤＭＡのライトのシーケン
スに関して説明したが、ＤＭＡのリードに関してもＬＳ
Ｉへのデータライトのシーケンスと同様なるため、バス
占有率の低減が可能となる。
スに関して説明したが、ＤＭＡのリードに関してもＬＳ
Ｉへのデータライトのシーケンスと同様なるため、バス
占有率の低減が可能となる。
以上説明したように、本発明はＤＭＡ機能を有しＬＳＩ
直結方式を採用する入出力制御アダプタをＬＳＩのＤＭ
Ａシーケンスをバスの使用権を獲得し且つ入出力制御ア
ダプタ内部へのアクセスがないことで開始するようにし
たから、−の入出力制御アダプタがアクセスを終了して
から他の入出力制御アダプタがアクセスするまでの時間
を短縮することができ、ハードウェアを増加させること
なく共通バスを効率良く使用することができるという効
果を奏する。
直結方式を採用する入出力制御アダプタをＬＳＩのＤＭ
Ａシーケンスをバスの使用権を獲得し且つ入出力制御ア
ダプタ内部へのアクセスがないことで開始するようにし
たから、−の入出力制御アダプタがアクセスを終了して
から他の入出力制御アダプタがアクセスするまでの時間
を短縮することができ、ハードウェアを増加させること
なく共通バスを効率良く使用することができるという効
果を奏する。
第１図は本発明の原理図、第２図は本発明に係る入出力
制御アダプタの実施例を示すブロック図、第３図は第２
図に示した入出力制御アダプタの作動状態を示すタイム
チャート、第４図は入出力制御装置を示すブロック部、
第５図は従来の入出力制御アダプタを示すブロック図、
第６図は従来の入出力制御アダプタの作動を示すタイム
チャート、第７図はＬＳＩ直結方式を採用する従来の入
出力制御アダプタの作動を示すタイムチャートである。 １・・・共通バス（バス） １０・・・入出力制御アダプタ １１・・・ＬＳ１ １２・・・ＤＭＡシーケンス制御部 特許出願人 富士通株式会快、−２、代 理 人
弁理士 井桁 貞二”、。 入出−ｈ判（数置１痛ゴ回 ｆｓ４図 七ｊｔの入広とｎ倍１つ１１ダ１プ゛り氷仁粂のダ４μ
じディート 第 ６ｒＸ！ １譬〆″′１１
制御アダプタの実施例を示すブロック図、第３図は第２
図に示した入出力制御アダプタの作動状態を示すタイム
チャート、第４図は入出力制御装置を示すブロック部、
第５図は従来の入出力制御アダプタを示すブロック図、
第６図は従来の入出力制御アダプタの作動を示すタイム
チャート、第７図はＬＳＩ直結方式を採用する従来の入
出力制御アダプタの作動を示すタイムチャートである。 １・・・共通バス（バス） １０・・・入出力制御アダプタ １１・・・ＬＳ１ １２・・・ＤＭＡシーケンス制御部 特許出願人 富士通株式会快、−２、代 理 人
弁理士 井桁 貞二”、。 入出−ｈ判（数置１痛ゴ回 ｆｓ４図 七ｊｔの入広とｎ倍１つ１１ダ１プ゛り氷仁粂のダ４μ
じディート 第 ６ｒＸ！ １譬〆″′１１
Claims (1)
- ＤＭＡ機能を有し、特定の手順を遂行した後バス使用権
を獲得し、バスにデータ転送を行なうＬＳＩを有する入
出力制御アダプタにおいて、上記ＬＳＩに対するＤＭＡ
シーケンスをバスの使用権を獲得し且つ入出力制御アダ
プタ内部へのアクセスがないことで開始するＤＭＡシー
ケンス制御部を設けたことを特徴とする入出力制御アダ
プタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6608187A JPS63231664A (ja) | 1987-03-20 | 1987-03-20 | 入出力制御アダプタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6608187A JPS63231664A (ja) | 1987-03-20 | 1987-03-20 | 入出力制御アダプタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63231664A true JPS63231664A (ja) | 1988-09-27 |
Family
ID=13305545
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6608187A Pending JPS63231664A (ja) | 1987-03-20 | 1987-03-20 | 入出力制御アダプタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63231664A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5595131A (en) * | 1979-01-10 | 1980-07-19 | Hitachi Ltd | Information bus controller |
| JPS5644925A (en) * | 1979-09-19 | 1981-04-24 | Hitachi Ltd | Control system of data processing system |
-
1987
- 1987-03-20 JP JP6608187A patent/JPS63231664A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5595131A (en) * | 1979-01-10 | 1980-07-19 | Hitachi Ltd | Information bus controller |
| JPS5644925A (en) * | 1979-09-19 | 1981-04-24 | Hitachi Ltd | Control system of data processing system |
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