JP2985937B2 - デバイス制御装置およびバス・ブリッジ制御装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、Ｉ／Ｏ共通バスを
持ち、このＩ／Ｏ共通バスに接続されたデバイス制御装
置又はバス・ブリッジ制御装置を備えたコンピュータ装
置に関し、特にデバイス制御装置又はバス・ブリッジ制
御装置からのＩ／Ｏ共通バスに対して発せられたＩ／Ｏ
共通バス命令が、データ転送処理の途中で終了した場合
の中断終了又はＩ／Ｏ共通バス命令が一度もデータ転送
せずに終了させられたリトライ終了時に於いて、Ｉ／Ｏ
共通バス命令の再要求方式に関する。

【０００２】

【従来の技術】従来、この種のＩ／Ｏ共通バスに対する
バス命令の終了は、バス命令が正常終了で完結するか、
異常終了で完結するかの２種類の終了方式しか持たない
方式である。

【０００３】以下、図４を参照して、従来の方式につい
て説明する。デバイス制御装置又はバス・ブリッジ制御
装置（以下、単に制御装置と呼ぶ）は、システム・バス
へバスの使用権を要求する（ステップＳ１）。システム
・バスの使用許可を待ち（ステップＳ２）、使用許可が
おりたら、制御装置はコマンド／アドレス情報を送出す
る（ステップＳ３）。制御装置はエラーがあるか否かを
判断する（ステップＳ４）。エラーがなければ（ステッ
プＳ４のＮｏ）、制御装置はデータの送出又は取り込む
（ステップＳ５）。次に、制御装置はデータ転送が終了
したか否かを判断する（ステップＳ６）。データ転送が
終了すれば（ステップＳ６のＹｅｓ）、制御装置は処理
を終了するが、データ転送が終了しない場合（ステップ
Ｓ６のＮｏ）、ステップＳ４へ戻る。一方、エラーがあ
った場合（ステップＳ４のＹｅｓ）、制御装置はエラー
情報を格納して報告し（ステップＳ７´）、処理を終了
する。

【０００４】このように、従来の方式では、データ転送
処理の途中で終了する中断終了や、何もデータ転送しな
いで終了するリトライ終了で終了する方式は採用してい
なかった。また、たとえ、中断終了やリトライ終了で終
了する方式を採用していたとしても、バス命令の動作結
果として異常終了で終了させているだけであり、ハード
ウェア（以下、ＨＷと略称する）によるバス命令の再要
求実行を行う方式とは成っていなかった。

【０００５】尚、本発明に関連する先行技術として、特
開平５−１６５７６２号公報（以下、先行技術１と呼
ぶ）には、総合的なバス利用効率の向上を達成し得る
「ＤＭＡコントローラ」が開示されている。すなわち、
先行技術１に開示されたＤＭＡコントローラは受付回路
と転送制御回路と解放指令回路とを有する。受付回路
は、ＣＰＵからバスの使用権を取得してバス転送サイク
ルを実行している状態にあって、外部からバスの一時解
放要求及びその取下げを受ける。転送制御回路は、バス
の一時解放要求が受付けられると、それまで実行してい
たバス転送サイクルの転送パラメータを保持し、受付け
時に実行されていたバス転送サイクルが終了した後それ
を中断してバスを非接続状態とし、また受付回路により
バスの一時解放要求の取下げが受付けられると、バスを
接続状態に復帰させて保持された転送パラメータにした
がって転送動作を再開する。解放指令回路は、転送制御
回路によりバスが非接続状態にされると、一時解放要求
の要求元にバスの解放を指示して使用許可を与え、転送
制御回路によりバスが接続状態にされると、一時解放要
求の要求元に使用禁止を指示する。

【０００６】また、特公平２−１４７３３公報（以下、
先行技術２と呼ぶ）には、入出力命令が共通バスを獲得
できずに実行できないとき、ＥＣＣ回路を経由して命令
レジスタに保持されている同一命令をデコードして再実
行することにより、命令処理能力を向上させた「命令処
理装置」が開示されている。すなわち、先行技術２で
は、メモリ（ＭＳ）から読出されたデータが命令デコー
ド回路でデコードされると同時に、ＥＣＣ回路により１
ビットエラーが修正され、命令レジスタ（ＩＲ）に保持
される。この時、１ビットエラーが発生したら、ＩＲの
出力データが命令デコード回路で再度デコードする。デ
コードの結果、命令が共通バスを使用する入出力命令で
あるのに、サイクルスチールがあってバスが獲得できな
い時は、このサイクルスチールの終了後、ＩＲに保持さ
れている実行できなかった入出力命令を命令デコード回
路でデコードし実行する。これにより、メモリアクセス
回数が減少し、命令処理能力が向上する。

【０００７】

【発明が解決しようとする課題】従来の技術に於ける第
１の問題点は、異常終了した場合のバス命令の再実行方
式における問題である。従来のこの種の再実行方式は、
異常終了結果を一旦ドライバ・ファームウェア又はＭＩ
ＯＳ（マイクロＯＳ）に報告し、共通バスに対するバス
命令の再実行が可能であれば、ドライバ・ファームウェ
ア又はＭＩＯＳよりバス命令を再実行する方式を取って
いた。更に、ドライバ・ファームウェア又はＭＩＯＳか
らの再実行が不可能な状態であっても、再実行が必要な
らば、ソフトウェア（以下、ＳＷと略称する）に一旦異
常終了したことを報告し、ＳＷレベルによるＩ／Ｏ命令
の再実行を行っていた為に、処理時間を多く必要として
いた。

【０００８】従来の技術に於ける第２の問題点は、デー
タ転送しないでリトライ終了する手段を持たない方式を
持つ場合のケースや、中断終了する手段を持たない場合
における問題である。リトライ終了する終了方法が必要
な理由は、バス使用権を得て発せられた論理アドレス指
示のバス命令を、物理アドレスに変換する課程で索引す
るＴＬＢ（論理アドレスから物理アドレスへの変換テー
ブル・レジスタ）に変換すべき情報が存在していない為
に、ＴＬＢに変換情報を用意するまでの長時間バスを獲
得し続ける弊害を回避する為である。この為に考案され
た終了形態の一例が、リトライ終了する終了方法であっ
て、変換情報がＴＬＢに存在しない場合は、すぐにバス
命令をリトライ終了させて長時間バスを獲得することを
回避する方式である。すなわち、この終了方法を持たな
い場合は、現在バスの使用権を持ったバス使用者が長時
間バスを獲得し続け、その為に他のバス使用要求者を含
めてデータ・オーバーランやデータ・アンダーラン等の
異常を発生させてコンピュータ・システムを異常終了さ
せる危険を増大させる問題や、この異常終了の回復の為
に更にバス命令の再要求実行を行い、更にまたバスを多
く使用すると言った事態を発生させ、バスのトラヒック
量を増大させると言ったシステムの性能問題を発生させ
る原因を起こす事を招くことになる。

【０００９】中断終了する終了方法が必要な理由は、バ
ス使用権を得て発せられたバス命令で使用するデータが
Ｉ／Ｏキャッシュ・メモリやＩ／Ｏバッファ・レジスタ
に全て用意できていないケースやより優先度の高いバス
使用権要求があり、バスの長時間使用獲得防止や、デー
タ転送の一時中断が必要に成った場合に、データ転送の
途中であってもバス命令を一時中断する事が必要と成る
からである。この場合の一例の終了方法が中断終了する
終了方法であって、この終了方式が無いケースに於いて
は、リトライ終了が無い場合と同様な、バスを長時間獲
得し続ける問題やトラヒック量を増大させると言った同
じような問題がある。

【００１０】本発明は、Ｉ／Ｏ共通バスに対するバス命
令を再実行させる事態が発生した為にどのようなＨＷ制
御を提供させるかに関する。

【００１１】この為に、本発明の課題は、バス命令の終
了形態として、正常終了と異常終了との他に、第３の終
了形態である中断終了又はリトライ終了して、バス命令
の再実行を可能とする終了形態を設けて、ＨＷのレベル
にてバス命令の再実行が容易に実行できる方式を提供す
ることにある。

【００１２】本発明の他の課題は、バス使用権を得たバ
ス使用者に長時間のＩ／Ｏ共通バスの獲得の継続を行う
事態を防止し、バストラヒック量の増大を防ぎ、Ｉ／Ｏ
バス命令の多重高速処理の実行を行えるＨＷ制御方式を
提供することにある。

【００１３】尚、先行技術１は、バスの一時的な解放時
にその時の状態を保持して、再開始に備えるようにした
技術思想を開示するのみで、中断終了又はリトライ終了
して、バス命令の再実行を可能とした技術思想である本
発明とは異なる技術思想である。また、先行技術２は、
共通バス獲得に失敗した場合に、該命令を保持して、再
実行できるようにした技術思想を開示するのみで、中断
終了又はリトライ終了して、バス命令の再実行を可能と
した技術思想である本発明とは異なる技術思想である。

【００１４】

【課題を解決するための手段】本発明が適用されるデバ
イス制御装置は、Ｉ／Ｏ共通バスに接続されたデバイス
制御装置であって、バス要求命令を格納する命令格納ス
タック・レジスタと、リード命令時にリード・データを
格納するリード・バッファと、ライト命令時にライト・
データを格納するライト・バッファと、データの送受数
を制御表示するレングス・レジスタと、送受データの読
み出しや格納するメモリ・アドレスを制御表示するアド
レス・レジスタと、前記Ｉ／Ｏ共通バスのダイアログ内
容を解析してその内容を格納するバス命令解析レジスタ
とを具備する。

【００１５】

【００１６】本発明によれば、前記デバイス制御装置か
ら発した前記Ｉ／Ｏ共通バスに対するバス命令が、デー
タ転送を実行せずリトライ終了にて終了した場合に、前
記バス命令解析レジスタは前記Ｉ／Ｏ共通バスの終了内
容を解析保持し、前記レングス・レジスタは未転送デー
タ・レングスを格納保持し、前記アドレス・レジスタは
転送すべきアドレス情報を格納保持し、前記デバイス制
御装置は、前記レングス・レジスタと前記アドレス・レ
ジスタとの内容に基づき前記命令格納スタック・レジス
タに格納しているリトライ終了で終了した前記バス命令
を再要求実行して、再実行するバス要求制御部を有する
こと、を特徴とする。

【００１７】尚、デバイス制御装置の代わりにバス・ブ
リッジ制御装置でも同様に適用される。

【００１８】

【作用】本発明では、実行したバス命令がデータ転送を
何も行わずにリトライ終了した場合には、バス要求制御
は、バス命令解析レジスタ、命令格納スタック・レジス
タ、レングス・レジスタ、及びリード・バッファ又はラ
イト・バッファの内容を解析することにより、バス命令
を再実行することが可能となる。

【００１９】これらの事柄は、リトライ終了した事象を
ドライバ・ファームウェア或いはＭＩＯＳ或いはＳＷに
対して報告を行いその指示に基づいて実行してない場合
でも、ＨＷの処理だけで行うことが可能である作用を、
デバイス制御装置又はバス・ブリッジ制御装置にもたら
す効果がある。

【００２０】

【発明の実施の形態】次に、本発明について図面を参照
して詳細に説明する。

【００２１】図２は、Ｉ／Ｏ共通バスを使用したコンピ
ュータ・システムの一例を示すブロック図である。図示
のコンピュータ・システムは、ＣＰＵ１０と、主記憶部
２０と、第１のバス・ブリッジ制御装置３０と、第１の
デバイス制御装置４０と、第２のバス・ブリッジ制御部
５０と、第２乃至第４のデバイス制御装置６０，７０，
および８０と、システム・バス１００と、第１及び第２
のＩ／Ｏ共通バス２００および３００とを有する。

【００２２】システム・バス１００には、ＣＰＵ１０
と、主記憶部２０と、第１のバス・ブリッジ制御装置３
０とが接続されている。第１のバス・ブリッジ制御部３
０はシステム・バス１００と第１のＩ／Ｏ共通バス２０
０とを中継する。ＣＰＵ１０や第１のバス・ブリッジ制
御装置３０と主記憶部２０との間でデータのやりとりが
行われる。図２には示していないが、システム・バス１
００には、複数のＣＰＵや複数の主記憶部や複数のバス
・ブリッジ部が接続されても良い。

【００２３】第１のＩ／Ｏ共通バス２００には、第１の
デバイス制御装置４０や第２のバス・ブリッジ制御装置
５０とが接続されている。第２のバス・ブリッジ制御装
置５０は第１のＩ／Ｏ共通バス２００と第２のＩ／Ｏ共
通バス３００とを中継する。第１のデバイス制御装置４
０の配下には、ディスク装置等のＩ／Ｏデバイス（図示
せず）が接続され、第１のバス・ブリッジ制御装置３０
を介して主記憶部２０との間でデータのやりとりを実行
する。図２には示していないが、第１のＩ／Ｏ共通バス
２００の配下には、その他の複数のデバイス制御装置や
複数のバス・ブリッジ制御装置が接続されても良く、デ
バイス制御装置の配下にはＩ／Ｏデバイスが接続され、
第１のバス・ブリッジ制御装置３０を介して同様に主記
憶部２０との間でデータのやりとりが実行される。

【００２４】第２のＩ／Ｏ共通バス３００の配下には、
第２乃至第４のデバイス制御装置６０，７０，８０が接
続される。第２乃至第４のデバイス制御装置６０，７
０，８０にはＩ／Ｏデバイス（図示せず）が接続され、
第２のバス・ブリッジ制御装置５０および第１のバス・
ブリッジ制御装置３０を介して主記憶部２０との間で同
様にデータのやりとりが実行される。図２には図示して
いないが、第２のＩ／Ｏ共通バス３００の配下にもその
他の複数のデバイス制御装置や複数のバス・ブリッジ制
御装置が接続されても良い。第２のＩ／Ｏ共通バス３０
０に第３のバス・ブリッジ制御装置（図示せず）が接続
されている場合、第３のＩ／Ｏ共通バス（図示せず）が
存在して、第１のＩ／Ｏ共通バス２００や第２のＩ／Ｏ
共通バス３００と同様に、デバイス制御装置（図示せ
ず）やバス・ブリッジ制御装置（図示せず）が接続され
る。

【００２５】図１は第１のデバイス制御装置４０の内部
構成を示すブロック図である。第２乃至第４のデバイス
制御装置６０，７０，８０および第２のバス・ブリッジ
制御装置５０も第１のデバイス制御装置４０と同様の構
成を有する。

【００２６】第１のデバイス制御装置４０は、命令格納
スタック・レジスタ４１と、リード・バッファ４２と、
ライト・バッファ４３と、レングス・レジスタ４４と、
アドレス・レジスタ４５と、バス命令解析レジスタ４６
と、バス要求制御部４７と、デバイス制御部４８とを有
し、第１のＩ／Ｏ共通バス２００とデバイス・バス２１
０とに間に接続されている。

【００２７】命令格納スタック・レジスタ４１は第１の
Ｉ／Ｏ共通バス２００への命令を格納する。リード・バ
ッファ４２はリード・データを格納する。ライト・バッ
ファ４３はライト・データを格納する。レングス・レジ
スタ４４は第１のＩ／Ｏ共通バス２００との送受データ
の長さを示すレングス・データを格納する。アドレス・
レジスタ４５は第１のＩ／Ｏ共通バス２００を介して送
受するデータを書き込む又は読み出す主記憶部２０（図
２）のアドレス情報を格納する。バス命令解析レジスタ
４６は第１のＩ／Ｏ共通バス２００のダイアログ処理結
果を格納表示する。バス要求制御部４７は第１のＩ／Ｏ
共通バス２００への命令要求や処理を制御する。デバイ
ス・バス２１０はＩ／Ｏデバイス（図示せず）とのイン
タフェースを司る。デバイス制御部４８はデバイス・バ
ス２１０配下のＩ／Ｏデバイスの制御を行う。

【００２８】ここで、図示のデバイス制御装置４０と従
来のデバイス制御装置との間の相違点は、デバイス制御
装置４０は、バス要求制御部４７とバス命令解析レジス
タ４６でデータのやりとりをするための信号線４９を有
していることと、バス要求制御部４７の制御の仕方が従
来のものとは異なることである。

【００２９】尚、バス・ブリッジ制御装置３０は、図示
はしないが、図１に示した構成要素の他に、さらに、論
理／物理アドレス変換テーブル（ＴＬＢ）とＩ／Ｏキャ
ッシュとを備えている。

【００３０】図３にデバイス制御装置４０の動作を説明
するためのフローチャートを示す。以下、図１乃至図３
を参照して、デバイス制御装置４０の動作について説明
する。

【００３１】最初に、デバイス制御部４８の制御下で、
デバイス・バス２１０を介してＩ／Ｏデバイスとの処理
の結果、主記憶部２０との間でのデータのやりとりが必
要となった場合の動作について説明する。

【００３２】まず主記憶部２０からデータを読み出した
場合において、何もデータを転送しないでリトライ終了
する場合について説明する。

【００３３】デバイス制御部４８からの指示に基づき、
命令格納スタック・レジスタ４１に第１のＩ／Ｏ共通バ
ス２００へのバス命令を、レングス・レジスタ４４に転
送データ長を、アドレス・レジスタ４５に主記憶部２０
の読出しアドレスを各々格納した後に、バス要求制御レ
ジスタ４７の制御下に於いて、第１のＩ／Ｏ共通バス２
００へバス使用権要求を行う（ステップＳ１）。このバ
ス使用権要求が受け入れられる（ステップＳ２）と、バ
ス要求制御部４７はバス動作を実行し（ステップＳ
３）、主記憶部２０から読み出したデータをリード・バ
ッファ４２に格納して、デバイス制御部４８の制御下で
デバイス・バス２１０を介してデータをＩ／Ｏバスに送
出する（ステップＳ５）。

【００３４】この時に第１のＩ／Ｏ共通バス２００上の
ダイアログが正常に終了していれば（ステップＳ４のＮ
ｏ）、正常終了した事がバス命令解析レジスタ４６に表
示格納され、バス要求制御部４７は、転送されたデータ
長に基づきレングス・レジスタ４４の減算やアドレス・
レジスタ４５を更新する。ここで、アドレス・レジスタ
４５に格納されている主記憶部２０に対するアドレス情
報が論理アドレスであった場合には、第１のＩ／Ｏ共通
バス２００上に送出されるアドレス情報も論理アドレス
であり、第１のバス・ブリッジ制御装置３０内部で論理
アドレスから物理アドレスに変換され、システム・バス
１００を介して主記憶部２０がアクセスされる。

【００３５】ここで、第１のバス・ブリッジ制御装置３
０内のＴＬＢに変換情報が存在しなかったとしよう。こ
の場合、第１のＩ／Ｏ共通バス２００上のダイアログ
は、何もデータ転送しないでリトライ終了で終了し（ス
テップＳ４のＹｅｓ）、リトライ終了した事がバス命令
解析レジスタ４６に登録される（ステップＳ８）。この
とき、当然のことながら、レングス・レジスタ４４及び
アドレス・レジスタ４５の内容は更新されない。このリ
トライ終了ではバス命令の再実行を準備するステップＳ
９は不要である。

【００３６】第１のＩ／Ｏ共通バス２００上のダイアロ
グがＴＬＢ変換不可の為にリトライ終了した事は、第１
のバス・ブリッジ制御装置３０よりＣＰＵ１０に報告さ
れ、ＣＰＵ１０の制御下により（又は場合によっては、
ＳＷの処理を伴い）ＴＬＢに変換情報が格納される。

【００３７】一方、バス命令解析レジスタ４６にリトラ
イ終了された事が表示されて終了した第１のＩ／Ｏ共通
バス２００上のバス命令は、バス要求制御部４７を介し
てデバイス制御部４８に報告されると共に、ＴＬＢに変
換情報が格納される頃合いを見て、バス要求制御部４７
は再度第１のＩ／Ｏ共通バス２００上にバス使用権を要
求する（ステップＳ１）。

【００３８】ここで、再要求すべき第１のＩ／Ｏ共通バ
ス２００に対するバス命令に関連する情報は、命令格納
スタック・レジスタ４１やレングス・レジスタ４４やア
ドレス・レジスタ４５に既に格納されているので、改め
て格納する必要もない。又、第１のＩ／Ｏ共通バス２０
０に対するバス命令の再要求をＴＬＢに変換情報が格納
される頃合いを見て指示出来るならば、デバイス制御部
４８より指示しなくても、バス要求制御部４７又はバス
命令解析レジスタ４６から行っても良い。

【００３９】次に、主記憶部２０からデータを読み出し
た場合において、データ転送の途中で中断終了する場合
について説明する。

【００４０】デバイス制御部４８からの指示に基づき、
命令格納スタック・レジスタ４１に第１のＩ／Ｏ共通バ
ス２００へのバス命令を、レングス・レジスタ４４に転
送データ長を、アドレス・レジスタ４５に主記憶部２０
への読出しアドレスを各々格納した後に、バス要求制御
部４７の制御下に於いて、第１のＩ／Ｏ共通バス２００
へバスの使用権要求を行う（ステップＳ１）。この要求
が受入れられると（ステップＳ２）、バス要求制御部４
７はバス動作を実行し（ステップＳ３）、主記憶部２０
から読み出したデータをリード・バッファ４２に格納し
て、デバイス制御部４８の制御下でデバイス・バス２１
０を介してデータをＩ／Ｏデバイスに送出する（ステッ
プＳ５）。

【００４１】この時に第１のＩ／Ｏ共通バス２００上の
アイアログが正常に終了していれば（ステップＳ４のＮ
ｏ）、正常終了した事がバス命令解析レジスタ４６に表
示格納され、バス要求制御部４７は転送されたデータ長
に基づきレングス・レジスタ４４の減算やアドレス・レ
ジスタ４５を更新する。

【００４２】ここで、第１のバス・ブリッジ制御装置３
０内部のＩ／Ｏキャッシュに必要とする読み出しデータ
が全て用意されないとする。この場合に於いては、用意
されているデータだけを送出してデータ転送途中で中断
終了する事を知らせ（ステップＳ４のＹｅｓ）、この事
がバス命令解析レジスタ４６に登録されて（ステップＳ
８）、第１のＩ／Ｏ共通バス２００に対するバス命令が
終了する。

【００４３】このとき、当然の事ながら、レングス・レ
ジスタ４４にはデータ転送した分だけの転送長だけ減算
された内容が格納され、アドレス・レジスタ４５の内容
も、読みとったデータの格納されていたアドレス情報分
だけ減算されている（ステップＳ９）。したがって、こ
の中断終了でも、バス命令の再実行を準備するステップ
Ｓ９は不要である。

【００４４】データ転送要求が途中で中断終了したこと
を報告した第１のバス・ブリッジ制御装置３０は、残り
のデータをＩ／Ｏキャッシュに格納すべき動作を実行す
る。

【００４５】一方、中断終了された第１のデバイス制御
装置４０に於いては、再要求すべき第１のＩ／Ｏ共通バ
ス２００に対するバス命令に関連する情報は、命令格納
スタック・レジスタ４１やレングス・レジスタ４４やア
ドレス・レジスタ４５に格納されているので、改めて格
納する必要もない。又、第１のＩ／Ｏ共通バス２００に
対するバス命令の再要求を第１のバス・ブリッジ制御装
置３０内のＩ／Ｏキャッシュに格納されている頃合いを
見て、リトライ終了時の再要求方法における場合と同様
に指示する（ステップＳ１）事により、第１のＩ／Ｏ共
通バス２００へのバス命令を再実行できる。

【００４６】尚、上記動作において、エラーの回数を計
数し（ステップＳ７）、この回数が規定回数以上のとき
（ステップＳ７のＹｅｓ）は、処理を修了する。また、
エラーの種類によっては、ステップＳ９において再実行
を行う準備をすることが必要となる。例えば、コマンド
／アドレスによって、データを再度用意することが必要
となることがある。

【００４７】主記憶部２０への書き込み動作時に於ける
リトライ終了及び中断終了時での再要求方法も、書き込
むべきデータをあらかじめライト・バッファ４２に用意
する事を除き、上述した読み出し時の場合の同様であ
る。

【００４８】以上の説明に於いては、第１のデバイス制
御装置４０から第１のバス・ブリッッジ制御装置３０に
対するＩ／Ｏ共通バス命令が、第１のバス・ブリッジ制
御装置３０内のリソースがビジーの為にリトライ終了又
は中断終了した場合のＩ／Ｏ共通バス命令の再要求方法
について説明してきたが、第１のバス・ブリッジ制御装
置３０から第１のデバイス制御装置４０に対して発せら
れたＩ／Ｏ共通バス命令が、第１のデバイス制御装置４
０内のリソースがビジーの為に、第１のデバイス制御装
置４０がリトライ終了又は中断終了する場合もある。

【００４９】この場合に於いても、第１のデバイス制御
装置４０と同様に第１のバス・ブリッジ制御装置３０内
にある命令格納スタッ・レジスタ（図示せず）、バス命
令解析レジスタ（図示せず）、レングス・レジスタ（図
示せず）、アドレス・レジスタ（図示せず）、バス要求
制御部（図示せず）を使用して、第１のＩ／Ｏ共通バス
２００に対してＩ／Ｏ共通バス命令を再要求出来る事は
明白である。

【００５０】また、第１のデバイス制御装置４０を例に
とって説明してきたが、第２乃至第４のデバイス制御装
置６０，７０，８０および第２のバス・ブリッジ制御装
置５０も同様に、第２のＩ／Ｏ共通バス３００へのＩ／
Ｏバス命令のリトライ終了時又は中断終了時の再要求方
法は、同様に実現できる事は明白である。

【００５１】

【発明の効果】以上説明したように本発明では、実行す
るＩ／Ｏ共通バスに対するＩ／Ｏ共通バス命令がリトラ
イ終了して、Ｉ／Ｏバス命令が完結しなかった場合に、
デバイス制御装置またはバス・ブリッジ制御装置内に具
備した、バス命令を格納する命令格納スタック・レジス
タや、リード命令時にリード・データを格納するリード
・バッファは、ライト命令時にライト・データを格納す
るライト・バッファや、データの送受数を制御表示する
レングス・レジスタや、送受データの読み出しや格納す
るメモリ・アドレスを制御表示するアドレス・レジスタ
や、Ｉ／Ｏ共通バスのダイアログ内容を解析しその内容
を格納するバス命令解析レジスタをもち、バス要求制御
部は、これらのレジスタの内容を基にしてＨＷ処理によ
って、リトライ終了したＩ／Ｏ共通バス命令を再実行す
ることが可能である。

【図面の簡単な説明】

【図１】本発明の第１の実施形態によるデバイス制御装
置を示すブロック図である。

【図２】本発明に係るデバイス制御装置およびバス・ブ
リッジ制御装置が接続されたＩ／Ｏ共通バスを使用した
コンピュータ・システムを示すブロック図である。

【図３】図１に示したデバイス制御装置の動作を説明す
るためのフローチャートである。

【図４】従来のデバイス制御装置やバス・ブリッジ制御
装置の動作を説明するためのフローチャートである。

【符号の説明】

１０ ＣＰＵ ２０ 主記憶部 ３０，５０ バス・ブリッジ制御装置 ４０，６０，７０，８０ デバイス制御装置 ４１ 命令格納スタック・レジスタ ４２ リード・バッファ ４３ ライト・バッファ ４４ レングス・レジスタ ４５ アドレス・レジスタ ４６ バス命令解析レジスタ ４７ バス要求制御部 ４８ デバイス制御部 ４９ 信号線 １００ システム・バス ２００，３００ Ｉ／Ｏ共通バス ２１０ デバイス・バス

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】 Ｉ／Ｏ共通バスに接続されたデバイス制
   御装置であって、バス要求命令を格納する命令格納スタ
   ック・レジスタと、リード命令時にリード・データを格
   納するリード・バッファと、ライト命令時にライト・デ
   ータを格納するライト・バッファと、データの送受数を
   制御表示するレングス・レジスタと、送受データの読み
   出しや格納するメモリ・アドレスを制御表示するアドレ
   ス・レジスタと、前記Ｉ／Ｏ共通バスのダイアログ内容
   を解析してその内容を格納するバス命令解析レジスタと
   を具備する前記デバイス制御装置において、 前記デバイス制御装置から発した前記Ｉ／Ｏ共通バスに
   対するバス命令が、データ転送を実行せずリトライ終了
   にて終了した場合に、前記バス命令解析レジスタは前記
   Ｉ／Ｏ共通バスの終了内容を解析保持し、前記レングス
   ・レジスタは未転送データ・レングスを格納保持し、前
   記アドレス・レジスタは転送すべきアドレス情報を格納
   保持し、 前記デバイス制御装置は、前記レングス・レジスタと前
   記アドレス・レジスタとの内容に基づき前記命令格納ス
   タック・レジスタに格納しているリトライ終了で終了し
   た前記バス命令を再要求実行して、再実行するバス要求
   制御部を有することを特徴とするデバイス制御装置。
2. 【請求項２】 前記Ｉ／Ｏ共通バスに対するリード命令
   に於いては、なにもデータ転送しない為にリード・デー
   タが前記リードバッファに格納されないでリトライ終了
   した場合、前記バス要求制御部は、再要求されたリード
   命令に従って得られたリード・データをあらためて前記
   リード・バッファに格納させ、 ライト命令に於いては、なにもデータ転送せずにリトラ
   イ終了で終了した場合、前記バス要求制御部は、再要求
   実行されたライト命令に従って、あらためて前記ライト
   ・バッファからライト・データを取り出して送出させる
   こと、を特徴とする請求項１記載のデバイス制御装置。
3. 【請求項３】 Ｉ／Ｏ共通バスに接続されたバス・ブリ
   ッジ制御装置であって、バス要求命令を格納する命令格
   納スタック・レジスタと、リード命令時にリード・デー
   タを格納するリード・バッファと、ライト命令時にライ
   ト・データを格納するライト・バッファと、データの送
   受数を制御表示するレングス・レジスタと、送受データ
   の読み出しや格納するメモリ・アドレスを制御表示する
   アドレス・レジスタと、前記Ｉ／Ｏ共通バスのダイアロ
   グ内容を解析してその内容を格納するバス命令解析レジ
   スタとを具備する前記バス・ブリッジ制御装置におい
   て、 前記バス・ブリッジ制御装置から発した前記Ｉ／Ｏ共通
   バスに対するバス命令が、データ転送を実行せずリトラ
   イ終了にて終了した場合に、前記バス命令解析レジスタ
   は前記Ｉ／Ｏ共通バスの終了内容を解析保持し、前記レ
   ングス・レジスタは未転送データ・レングスを格納保持
   し、前記アドレス・レジスタは転送すべきアドレス情報
   を格納保持し、 前記バス・ブリッジ制御装置は、前記レングス・レジス
   タと前記アドレス・レジスタとの内容に基づき前記命令
   格納スタック・レジスタに格納しているリトライ終了で
   終了した前記バス命令を再要求実行して、再実行するバ
   ス要求制御部を有することを特徴とするバス・ブリッジ
   制御装置。
4. 【請求項４】 前記Ｉ／Ｏ共通バスに対するリード命令
   に於いては、なにもデータ転送しない為にリード・デー
   タが前記リードバッファに格納されないでリトライ終了
   した場合、前記バス要求制御部は、再要求されたリード
   命令に従って得られたリード・データをあらためて前記
   リード・バッファに格納させ、 ライト命令に於いては、なにもデータ転送せずにリトラ
   イ終了で終了した場合、前記バス要求制御部は、再要求
   実行されたライト命令に従って、あらためて前記ライト
   ・バッファからライト・データを取り出して送出させる
   こと、を特徴とする請求項３記載のバス・ブリッジ制御
   装置。