JPS63245510A - クロツク切替回路 - Google Patents
クロツク切替回路Info
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- JPS63245510A JPS63245510A JP62078927A JP7892787A JPS63245510A JP S63245510 A JPS63245510 A JP S63245510A JP 62078927 A JP62078927 A JP 62078927A JP 7892787 A JP7892787 A JP 7892787A JP S63245510 A JPS63245510 A JP S63245510A
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- 102100040856 Dual specificity protein kinase CLK3 Human genes 0.000 abstract description 8
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 abstract description 8
- 101000749304 Homo sapiens Dual specificity protein kinase CLK3 Proteins 0.000 abstract description 8
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 abstract description 2
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 7
- 102100040858 Dual specificity protein kinase CLK4 Human genes 0.000 description 5
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- 230000000630 rising effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 102100024331 Collectin-11 Human genes 0.000 description 1
- 101710194644 Collectin-11 Proteins 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は二重化された処理システム等に於いて使用され
るクロック切替回路に関する。
るクロック切替回路に関する。
クロック切替回路は種々の分野で使用されており、例え
ば、第５図に示すような二重化された処理システムに於
いても使用されている。
ば、第５図に示すような二重化された処理システムに於
いても使用されている。
第５図に示した処理システムは、２台の処理装置５０．
５１と、２台の人出力制御装置５２．５３と、処理装置
５０．５１からのクロック信号を含む制御信号及びデー
タが伝送されるバス５４．５５とを含んでおり、クロッ
ク切替回路は入出力制御装置５２．５３に於いて使用さ
れる。
５１と、２台の人出力制御装置５２．５３と、処理装置
５０．５１からのクロック信号を含む制御信号及びデー
タが伝送されるバス５４．５５とを含んでおり、クロッ
ク切替回路は入出力制御装置５２．５３に於いて使用さ
れる。
処理装置５０が動作系で、処理装置５１が待機系になっ
ている場合は、バス５４．５５に接続されている入出力
制御装置５２．５３内のクロック切替回路（図示せず）
はバス５４を介して与えられるクロック信号を選択し、
入出力制御装置５２．５３はクロック切替回路が選択し
たクロック信号を使用して、バス５４を介して与えられ
る制御信号に従って動作する。
ている場合は、バス５４．５５に接続されている入出力
制御装置５２．５３内のクロック切替回路（図示せず）
はバス５４を介して与えられるクロック信号を選択し、
入出力制御装置５２．５３はクロック切替回路が選択し
たクロック信号を使用して、バス５４を介して与えられ
る制御信号に従って動作する。
この状態から、処理袋ｒｓ、５０が待機系に、処理装置
５１が動作系に切替わったとすると、入出力制御装置５
２．５３内のクロック切替回路はバス５５を介して与え
られるクロック信号を選択し、入出力制御装置５２．５
３はクロック切替回路が選択したクロック信号を使用し
て、バス５５を介して与えられる制＜ＴＪ傷信号従って
動作する。
５１が動作系に切替わったとすると、入出力制御装置５
２．５３内のクロック切替回路はバス５５を介して与え
られるクロック信号を選択し、入出力制御装置５２．５
３はクロック切替回路が選択したクロック信号を使用し
て、バス５５を介して与えられる制＜ＴＪ傷信号従って
動作する。
ところで、上述したような入出力制御装置５２゜５３等
の論理装置は、与えられるクロック信号の周期が本来与
えられるべきクロック信号の周期よりも短くなると、誤
動作を起こすことがある。このため、入出力制御装置等
の論理装置に於いて使用されるクロック切替回路は、論
理装置に供給するクロック信号を単に切替えるだけでな
く、切替時のクロック信号の周期が論理装置に本来与え
るべきクロック信号の周期よりも短くならないようにす
ることが必要となる。
の論理装置は、与えられるクロック信号の周期が本来与
えられるべきクロック信号の周期よりも短くなると、誤
動作を起こすことがある。このため、入出力制御装置等
の論理装置に於いて使用されるクロック切替回路は、論
理装置に供給するクロック信号を単に切替えるだけでな
く、切替時のクロック信号の周期が論理装置に本来与え
るべきクロック信号の周期よりも短くならないようにす
ることが必要となる。
第６図は従来のこの種のクロック切替回路の一例を示す
ブロック図であり、アンド回路４０．４１と、オア回路
４２と、インバータ４３．４４と、インバータ４４を介
して加えられるクロック信号ＣＬＫ １の立上がりに於
いて選択信号ＳＥＬを保持するＤタイプフリップフロッ
プ４５及びインバータ４３を介して加えられるクロック
信号ＣＬＫ２の立上がりに於いて選択信号ＳＥＬを保持
するＤタイプフリップフロップ４７からなる選択信号保
持回路４９と、リセット端子Ｒに加えられる信号が“Ｏ
″となることによりリセットされるリセット端子付きの
Ｄタイプフリップフロップ４６．４８とから構成されて
いる。また、クロック信号ＣＬＫＩ、 ＣＬｌ［２は別
々のクロック源から供給される同一周期ｔのクロック信
号であり、選択信号ＳＥＬはクロック信号ＣＬに１．Ｃ
ＬＫ２を切替えるために外部から与えられる信号である
。尚、第５図に対応させると、クロック信号ＣＬＫＩは
バス５４を介して与えられるクロック信号に対応し、ク
ロック信号ＣＬＫ２はバス５５を介して与えられるクロ
ック信号に対応する。
ブロック図であり、アンド回路４０．４１と、オア回路
４２と、インバータ４３．４４と、インバータ４４を介
して加えられるクロック信号ＣＬＫ １の立上がりに於
いて選択信号ＳＥＬを保持するＤタイプフリップフロッ
プ４５及びインバータ４３を介して加えられるクロック
信号ＣＬＫ２の立上がりに於いて選択信号ＳＥＬを保持
するＤタイプフリップフロップ４７からなる選択信号保
持回路４９と、リセット端子Ｒに加えられる信号が“Ｏ
″となることによりリセットされるリセット端子付きの
Ｄタイプフリップフロップ４６．４８とから構成されて
いる。また、クロック信号ＣＬＫＩ、 ＣＬｌ［２は別
々のクロック源から供給される同一周期ｔのクロック信
号であり、選択信号ＳＥＬはクロック信号ＣＬに１．Ｃ
ＬＫ２を切替えるために外部から与えられる信号である
。尚、第５図に対応させると、クロック信号ＣＬＫＩは
バス５４を介して与えられるクロック信号に対応し、ク
ロック信号ＣＬＫ２はバス５５を介して与えられるクロ
ック信号に対応する。
第７図は第６図の動作説明用タイミングチャートであり
、時刻Ｔ２１に於いて選択信号Ｓ［！Ｌが１１″″から
“０”に切替わった場合の動作を示している。
、時刻Ｔ２１に於いて選択信号Ｓ［！Ｌが１１″″から
“０”に切替わった場合の動作を示している。
時刻Ｔ２１以前、即ち、選択信号ＳＥＬが“ｌ“の場合
はＤタイプフリップフロップ４５のＱ出力及びＤタイプ
フリップフロップ４７のＱ出力がそれぞれ１１″、“０
”、Ｄタイプフリップフロップ４６゜４８のＱ出力がそ
れぞれ１１”、“０”となるので、アンド回路４０．４
１がそれぞれオン、オフとなり、クロック信号ＣＬＫＩ
がアンド回路４０及びオア回路４２を介してクロック信
号ＣＬＫ３として出力される。
はＤタイプフリップフロップ４５のＱ出力及びＤタイプ
フリップフロップ４７のＱ出力がそれぞれ１１″、“０
”、Ｄタイプフリップフロップ４６゜４８のＱ出力がそ
れぞれ１１”、“０”となるので、アンド回路４０．４
１がそれぞれオン、オフとなり、クロック信号ＣＬＫＩ
がアンド回路４０及びオア回路４２を介してクロック信
号ＣＬＫ３として出力される。
時刻？２１に於いて、選択信号Ｓ［！Ｌが“０″になる
と、時刻↑２１以後にクロック信号ＣＬＫＩが最初に立
下がった時点（時刻Ｔ２３）に於いて選択信号保持回路
４９内のＤタイプフリップフロップ４５のＱ出力が“０
”になり、これによりＤタイプフリップフロップ４６が
リセットされる。従って、時刻Ｔ２３に於いて、Ｄタイ
プフリップフロップ４６のＱ出力が“０”となり、アン
ド回路４０がオフ状態となり、クロック信号ＣＬＫＩが
停止される。また、選択信号保持回路４９内のＤタイプ
フリップフロップ４７のｂ出力は時刻Ｔ２１以後にクロ
ック信号ＣＬＫ２が最初に立下がった時点（時刻Ｔ２２
）に於いて“１“となり、Ｄタイプフリップフロップ４
８のＱ出力はクロック信号ＣＬＫ２の次の立下がり （
時刻Ｔ２４）に於いて“１”となる、従って、時刻Ｔ２
４に於いてアンド回路４１がオン状態となり、クロック
信号Ｃ１，に２の供給が開始される。
と、時刻↑２１以後にクロック信号ＣＬＫＩが最初に立
下がった時点（時刻Ｔ２３）に於いて選択信号保持回路
４９内のＤタイプフリップフロップ４５のＱ出力が“０
”になり、これによりＤタイプフリップフロップ４６が
リセットされる。従って、時刻Ｔ２３に於いて、Ｄタイ
プフリップフロップ４６のＱ出力が“０”となり、アン
ド回路４０がオフ状態となり、クロック信号ＣＬＫＩが
停止される。また、選択信号保持回路４９内のＤタイプ
フリップフロップ４７のｂ出力は時刻Ｔ２１以後にクロ
ック信号ＣＬＫ２が最初に立下がった時点（時刻Ｔ２２
）に於いて“１“となり、Ｄタイプフリップフロップ４
８のＱ出力はクロック信号ＣＬＫ２の次の立下がり （
時刻Ｔ２４）に於いて“１”となる、従って、時刻Ｔ２
４に於いてアンド回路４１がオン状態となり、クロック
信号Ｃ１，に２の供給が開始される。
クロック切替回路の構成を第６図に示すものとすること
により、クロック信号切替時の周期ｔ１を第７図に示す
ように、クロック信号ＣＬＫＩ、 ＣＬＫ２の周期ｔよ
りも長いものとすることができるが、りロック信号ＣＬ
Ｋ１． ＣＬＸ２対応にＤタイプフリップフロップ４５
．４７を設けなければならないため、回路素子数が多く
なる問題があった。
により、クロック信号切替時の周期ｔ１を第７図に示す
ように、クロック信号ＣＬＫＩ、 ＣＬＫ２の周期ｔよ
りも長いものとすることができるが、りロック信号ＣＬ
Ｋ１． ＣＬＸ２対応にＤタイプフリップフロップ４５
．４７を設けなければならないため、回路素子数が多く
なる問題があった。
本発明は前述の如き問題点を解決したものであり、その
目的は回路素子数を減少させることにある。
目的は回路素子数を減少させることにある。
本発明は前述の如き問題点を解決するため、同一周期の
複数のクロック信号の内の１つを選択信号に従って選択
して出力すると共に、クロック切替時に出力する信号の
周期を前記クロック信号の周期以上となるようにしたク
ロック切替回路に於いて、 前記各クロック信号対応に設けられたアンド回路と、 該各アンド回路の出力信号の論理和をとるオア回路と、 前記各クロック信号対応に設けられ、前記各クロック信
号がそれぞれクロック端子に加えられるクロック選択用
フリップフロップと、 前記オア回路の出力信号に従って前記選択信号を保持す
る前記選択信号対応の選択信号保持用フリ７プフロツプ
を含み、前記クロック選択用フリップフロップの内の前
記選択信号保持用フリップフロップに保持された選択信
号によって選択されたクロック信号対応のクロック選択
用フリップフロップの入力端子及びリセット端子に第１
の状態の信号を加え、他のクロック選択用フリップフロ
ップの入力端子及びリセット端子に第２の状態の信号を
加える選択信号保持回路とを設け、前記各クロック選択
用フリップフロップの出力信号により対応する前記各ア
ンド回路を制御する。
複数のクロック信号の内の１つを選択信号に従って選択
して出力すると共に、クロック切替時に出力する信号の
周期を前記クロック信号の周期以上となるようにしたク
ロック切替回路に於いて、 前記各クロック信号対応に設けられたアンド回路と、 該各アンド回路の出力信号の論理和をとるオア回路と、 前記各クロック信号対応に設けられ、前記各クロック信
号がそれぞれクロック端子に加えられるクロック選択用
フリップフロップと、 前記オア回路の出力信号に従って前記選択信号を保持す
る前記選択信号対応の選択信号保持用フリ７プフロツプ
を含み、前記クロック選択用フリップフロップの内の前
記選択信号保持用フリップフロップに保持された選択信
号によって選択されたクロック信号対応のクロック選択
用フリップフロップの入力端子及びリセット端子に第１
の状態の信号を加え、他のクロック選択用フリップフロ
ップの入力端子及びリセット端子に第２の状態の信号を
加える選択信号保持回路とを設け、前記各クロック選択
用フリップフロップの出力信号により対応する前記各ア
ンド回路を制御する。
選択信号保持回路内の選択信号保持用フリップフロップ
は、オア回路の出力信号に従って選択信号を保持するも
のであり、また、選択信号保持回路からの信号が第１の
状態から第２の状態に変化したクロック選択用フリップ
フロップは直ちにリセット状態になるので、クロック信
号を出力していた対応するアンド回路は現在出力中のク
ロック信号と同期してオフ状態になる。従って、現在出
力されているクロック信号は選択信号入力後、例えば立
下がりのタイミングに於いて停止する。一方、選択信号
保持回路からの信号が第２の状態から第１の状態に変化
したクロック選択用フリップフロップは直ちには選択信
号保持回路からの信号を保持せず、クロック端子に加え
られるクロック信号に従って、即ち例えばクロック信号
の立下がりに於いて選択信号保持回路からの信号を保持
し、対応するアンド回路をオン状態にして、切替先のク
ロック信号をそのクロック信号の立下がり以後からオア
回路に出力する。従って、クロック信号の切替時に出力
されるクロック信号の周期が他の期間に比べて短くなる
ことはない。
は、オア回路の出力信号に従って選択信号を保持するも
のであり、また、選択信号保持回路からの信号が第１の
状態から第２の状態に変化したクロック選択用フリップ
フロップは直ちにリセット状態になるので、クロック信
号を出力していた対応するアンド回路は現在出力中のク
ロック信号と同期してオフ状態になる。従って、現在出
力されているクロック信号は選択信号入力後、例えば立
下がりのタイミングに於いて停止する。一方、選択信号
保持回路からの信号が第２の状態から第１の状態に変化
したクロック選択用フリップフロップは直ちには選択信
号保持回路からの信号を保持せず、クロック端子に加え
られるクロック信号に従って、即ち例えばクロック信号
の立下がりに於いて選択信号保持回路からの信号を保持
し、対応するアンド回路をオン状態にして、切替先のク
ロック信号をそのクロック信号の立下がり以後からオア
回路に出力する。従って、クロック信号の切替時に出力
されるクロック信号の周期が他の期間に比べて短くなる
ことはない。
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の一実施例のブロック図であり、第６図
に示した従来例と異なる点は、オア回路４２から出力さ
れるクロック信号ＣＬＫ３を反転するインバータ１２と
、インバータ１２の出力信号の立上がり（クロック信号
ＣＩＪ３の立下がり）に於いて入力端子りに加えられる
選択信号ＳＥＬを保持するＤタイプフリップフロップ１
１とを設け、Ｄタイプフリップフロップ１１のＱ出力を
Ｄタイプフリップフロップ４６の入力端子り及びリセッ
ト端子Ｒに加え、ｂ出力をＤタイプフリップフロップ４
８の入力端子り及びリセット端子Ｒに加えるようにした
点である。
に示した従来例と異なる点は、オア回路４２から出力さ
れるクロック信号ＣＬＫ３を反転するインバータ１２と
、インバータ１２の出力信号の立上がり（クロック信号
ＣＩＪ３の立下がり）に於いて入力端子りに加えられる
選択信号ＳＥＬを保持するＤタイプフリップフロップ１
１とを設け、Ｄタイプフリップフロップ１１のＱ出力を
Ｄタイプフリップフロップ４６の入力端子り及びリセッ
ト端子Ｒに加え、ｂ出力をＤタイプフリップフロップ４
８の入力端子り及びリセット端子Ｒに加えるようにした
点である。
尚、第１図に於いて、他の第６図と同一符号は同一部分
を表している。
を表している。
また、第２図は第１図の動作説明用タイミングチャート
であり、時刻↑ｌに於いて、選択信号ＳＥＬが“１１か
ら“０”に切替わった場合の動作を示している。
であり、時刻↑ｌに於いて、選択信号ＳＥＬが“１１か
ら“０”に切替わった場合の動作を示している。
時刻Ｔ１以前、即ち選択信号ＳＥＬが”１”の場合はＤ
タイプフリップフロップ１１のＱ、Ｑ出力はそれぞれ′
１１．“０”になっており、Ｄタイプフリップフロップ
４６．４８のＱ出力はそれぞれ“１”。
タイプフリップフロップ１１のＱ、Ｑ出力はそれぞれ′
１１．“０”になっており、Ｄタイプフリップフロップ
４６．４８のＱ出力はそれぞれ“１”。
“０”となっている、従って、時刻Ｔ１以前に於いては
、アンド回路４０．４１がそれぞれオン、オフ状態にな
るので、クロック信号ＣＬＫＩがアンド回路４０及びオ
ア回路４２を介してクロック信号ＣＬＫ３として出力さ
れることになる。
、アンド回路４０．４１がそれぞれオン、オフ状態にな
るので、クロック信号ＣＬＫＩがアンド回路４０及びオ
ア回路４２を介してクロック信号ＣＬＫ３として出力さ
れることになる。
時刻Ｔ１に於いて、選択信号ＳＥＬが“Ｏ”になると、
時刻Ｔ１以後にインバータ１２の出力信号が最初に立上
がった時点（クロック信号ＣＬＫ３の立下がり。
時刻Ｔ１以後にインバータ１２の出力信号が最初に立上
がった時点（クロック信号ＣＬＫ３の立下がり。
時刻Ｔ２）に於いてＤタイプフリップフロップ１１のＱ
、 Ｑ出力はそれぞれ“０”、“１”となる０時刻Ｔ２
に於いて、Ｄタイプフリップフロップ１１のＱ出力が“
０”となることにより、Ｄタイプフリップフロップ４６
はリセットされ、そのＱ出力は“０゛となる。従って、
時刻Ｔ２に於いて、アンド回路４０はオン状態からオフ
状態に変化し、クロック信号ＣＬＫ３は停止される。ま
た、Ｄタイプフリップフロップ４８のＱ出力はＤタイプ
フリップフロップ１１のＱ出力が“１″になった後、最
初にクロック信号ＣＩＪ２が立下がった時点（時刻Ｔ３
）に於いて１″となる。従って、時刻Ｔ３に於いて、ア
ンド回路４Ｉはオフ状態からオン状態に変化し、クロッ
ク信号ＣＬＫ２がアンド回路４１及びオア回路４２を介
してクロック信号ＣＬＫ３として出力される。この結果
、クロック切替時に出力されるクロック信号の周期ｔ１
はクロック信号ＣＬＫ１． ＣＬに２の周期ｔよりも長
いものとなる。このように、本実施例によれば、選択信
号ＳＥＬを保持するＤタイプフリップフロップを１個と
することができるので、第６図に示した従来例に比較し
て回路素子数を減少させることができる。
、 Ｑ出力はそれぞれ“０”、“１”となる０時刻Ｔ２
に於いて、Ｄタイプフリップフロップ１１のＱ出力が“
０”となることにより、Ｄタイプフリップフロップ４６
はリセットされ、そのＱ出力は“０゛となる。従って、
時刻Ｔ２に於いて、アンド回路４０はオン状態からオフ
状態に変化し、クロック信号ＣＬＫ３は停止される。ま
た、Ｄタイプフリップフロップ４８のＱ出力はＤタイプ
フリップフロップ１１のＱ出力が“１″になった後、最
初にクロック信号ＣＩＪ２が立下がった時点（時刻Ｔ３
）に於いて１″となる。従って、時刻Ｔ３に於いて、ア
ンド回路４Ｉはオフ状態からオン状態に変化し、クロッ
ク信号ＣＬＫ２がアンド回路４１及びオア回路４２を介
してクロック信号ＣＬＫ３として出力される。この結果
、クロック切替時に出力されるクロック信号の周期ｔ１
はクロック信号ＣＬＫ１． ＣＬに２の周期ｔよりも長
いものとなる。このように、本実施例によれば、選択信
号ＳＥＬを保持するＤタイプフリップフロップを１個と
することができるので、第６図に示した従来例に比較し
て回路素子数を減少させることができる。
第３図は本発明の他の実施例のブロック図であり、選択
信号５ＥＬ１． Ｓ［！Ｌ２に従って４相のクロック信
号ＣＬＫＩ〜ＣＬに４の内の１つを選択出力する場合に
ついてのものである。
信号５ＥＬ１． Ｓ［！Ｌ２に従って４相のクロック信
号ＣＬＫＩ〜ＣＬに４の内の１つを選択出力する場合に
ついてのものである。
本実施例のクロック切替回路はアンド回路２１〜２４と
、オア回路２５と、オア回路２５から出力されるクロッ
ク信号ＣＬＫ５を反転するインバータ２６と、クロック
信号ＣＬＫＩ〜ＣＬＫ４を反転するインバータ２７〜３
０と、Ｄタイプフリップフロップ３２．３３及びデコー
ダ３４からなる選択信号保持回路３１と、リセット端子
Ｒに加えられる信号が“０”となることによりリセット
されるＤタイプフリップフロップ３５〜３８とから構成
されている。尚、本実施例に於いては、デコーダ３４と
して、Ｄタイプフリップフロップ３２．３３のＱ出力が
共に“Ｏ”の場合はその出力信号Ｄ１〜Ｄ４の内の出力
信号Ｄ１のみを“１”とし、Ｄタイプフリップフロップ
３２．３３のＱ出力がそれぞれ０”、“１”の場合は信
号Ｄ２のみを“１”とし、Ｄタイプフリップフロップ３
２．３３のＱ出力がそれぞれ“１″、′０”の場合は信
号口３のみを“１′とし、Ｄタイプフリップフロップ３
２．３３のＱ出力が共に“１”の場合は信号Ｄ４のみを
“１”とするものを使用することにより、選択信号５Ｅ
ＬＩ。
、オア回路２５と、オア回路２５から出力されるクロッ
ク信号ＣＬＫ５を反転するインバータ２６と、クロック
信号ＣＬＫＩ〜ＣＬＫ４を反転するインバータ２７〜３
０と、Ｄタイプフリップフロップ３２．３３及びデコー
ダ３４からなる選択信号保持回路３１と、リセット端子
Ｒに加えられる信号が“０”となることによりリセット
されるＤタイプフリップフロップ３５〜３８とから構成
されている。尚、本実施例に於いては、デコーダ３４と
して、Ｄタイプフリップフロップ３２．３３のＱ出力が
共に“Ｏ”の場合はその出力信号Ｄ１〜Ｄ４の内の出力
信号Ｄ１のみを“１”とし、Ｄタイプフリップフロップ
３２．３３のＱ出力がそれぞれ０”、“１”の場合は信
号Ｄ２のみを“１”とし、Ｄタイプフリップフロップ３
２．３３のＱ出力がそれぞれ“１″、′０”の場合は信
号口３のみを“１′とし、Ｄタイプフリップフロップ３
２．３３のＱ出力が共に“１”の場合は信号Ｄ４のみを
“１”とするものを使用することにより、選択信号５Ｅ
ＬＩ。
５ＥＬ２が共に“０”の時クロック信号ＣＬＫＩが選択
され、選択信号５ＲＬＬ、 ５ＥＬ２がそれぞれ“Ｏ″
、“１９の時クロック信号ＣＬに２が選択され、選択信
号５ＥＬ１゜５ＥＬ２がそれぞれ“ｌ”、６０″の時ク
ロック信号ＣＩＪ３が選択され、選択信号５ＥＬＬ、
５ＨＬ２が共に１″の時クロック信号ＣＬＫ４が選択さ
れるようにしている。
され、選択信号５ＲＬＬ、 ５ＥＬ２がそれぞれ“Ｏ″
、“１９の時クロック信号ＣＬに２が選択され、選択信
号５ＥＬ１゜５ＥＬ２がそれぞれ“ｌ”、６０″の時ク
ロック信号ＣＩＪ３が選択され、選択信号５ＥＬＬ、
５ＨＬ２が共に１″の時クロック信号ＣＬＫ４が選択さ
れるようにしている。
第４図は第３図の動作説明用タイミングチャートであり
、時刻Ｔｌｌに於いて選択信号５ＥＬＬ、 Ｓｔ！Ｌ２
が“０”から“１”に変化した場合の動作を示している
。
、時刻Ｔｌｌに於いて選択信号５ＥＬＬ、 Ｓｔ！Ｌ２
が“０”から“１”に変化した場合の動作を示している
。
時刻↑１１以前、即ち、選択信号５ＲＬＬ、 ５ＥＬ２
が共に“０”となっている場合は、選択信号保持回路３
１内のＤタイプフリップフロップ３２．３３のＱ出力は
共に＠０１となっており、デコーダ３４の出力信号ＤＩ
−０４の内、信号Ｄ１のみが“１”となっている。
が共に“０”となっている場合は、選択信号保持回路３
１内のＤタイプフリップフロップ３２．３３のＱ出力は
共に＠０１となっており、デコーダ３４の出力信号ＤＩ
−０４の内、信号Ｄ１のみが“１”となっている。
従って、時刻Ｔｌｌ以前に於いては、Ｄタイプフリップ
フロップ３５〜３８の内のＤタイプフリップフロップ３
５のＱ出力のみが“１”となり、アンド回°路２１〜２
４の内のアンド回路２１のみがオン状態となるので、ク
ロック信号ＣＬＫＩがアンド回路２１及びオア回路２５
を介してクロック信号ＣＬ）［５として出力され、クロ
ック信号ＣＬに１を反転した信号がインバータ２６より
出力される。
フロップ３５〜３８の内のＤタイプフリップフロップ３
５のＱ出力のみが“１”となり、アンド回°路２１〜２
４の内のアンド回路２１のみがオン状態となるので、ク
ロック信号ＣＬＫＩがアンド回路２１及びオア回路２５
を介してクロック信号ＣＬ）［５として出力され、クロ
ック信号ＣＬに１を反転した信号がインバータ２６より
出力される。
時刻’ｒｉｉに於いて、選択信号５ＲＬＬ、 ５ＥＬ２
が共に０１となると、インバータ２６から出力される信
号の立上がり、即ちクロック信号ＣＬＫＩの立下がり（
時刻Ｔ１２）に於いてＤタイプフリップフロップ３２゜
３３のＱ出力は共に′１１となり、デコーダ３４の出力
信号Ｄ１〜Ｄ４の内の信号Ｄ４のみが１１”となる。
が共に０１となると、インバータ２６から出力される信
号の立上がり、即ちクロック信号ＣＬＫＩの立下がり（
時刻Ｔ１２）に於いてＤタイプフリップフロップ３２゜
３３のＱ出力は共に′１１となり、デコーダ３４の出力
信号Ｄ１〜Ｄ４の内の信号Ｄ４のみが１１”となる。
これにより、Ｄタイプフリップフロップ３５がリセフト
され、アンド回路２１がオフ状態になり、クロック信号
ＣＬに５が停止される。また、デコーダ３４の出力信号
Ｄ４が“１′となることにより、クロック信号ＣＬＫ４
の立下がり （時刻Ｔ１３）に於いて、Ｄタイプフリッ
プフロップ３８がセットされ、アンド回路２４がオン状
態になり、クロック信号ＣＬＫ４がアンド回路２４．オ
ア回路２５を介して出力される。この結果、クロック切
替時に出力されるクロック信号の周期ｔ１はクロ７り信
号ＣＬＫＩ〜ＣＬＫ４の周期ｔよりも長いものとなる。
され、アンド回路２１がオフ状態になり、クロック信号
ＣＬに５が停止される。また、デコーダ３４の出力信号
Ｄ４が“１′となることにより、クロック信号ＣＬＫ４
の立下がり （時刻Ｔ１３）に於いて、Ｄタイプフリッ
プフロップ３８がセットされ、アンド回路２４がオン状
態になり、クロック信号ＣＬＫ４がアンド回路２４．オ
ア回路２５を介して出力される。この結果、クロック切
替時に出力されるクロック信号の周期ｔ１はクロ７り信
号ＣＬＫＩ〜ＣＬＫ４の周期ｔよりも長いものとなる。
尚、上述した実施例に於いては、２つのクロック信号の
切替え及び４つのクロック信号の切替えについて説明し
たが、本発明はこれに限られず、任意の数のクロック信
号の切替えに適用できるものである。
切替え及び４つのクロック信号の切替えについて説明し
たが、本発明はこれに限られず、任意の数のクロック信
号の切替えに適用できるものである。
以上説明したように、本発明は、オア回路から出力され
る現在選択中のクロック信号に従って選択信号を保持す
るようにしたものであるから、選択信号保持用のフリッ
プフロップの数を従来例に比較して減らすことができる
効果がある。
る現在選択中のクロック信号に従って選択信号を保持す
るようにしたものであるから、選択信号保持用のフリッ
プフロップの数を従来例に比較して減らすことができる
効果がある。
第１図は本発明の一実施例のブロック図、第２図は第１
図の動作説明用タイミングチャート、 第３図は本発明の他の実施例のブロック図、第４図は第
３図の動作説明用タイミングチャート、 第５図は二重化された処理システムの一例を示すブロッ
ク図、 第６図は従来例のブロック図及び、 第７図は第６図の動作説明用タイミングチャートである
。 図に於いて、２１〜２４．４０．４１・・・アンド回路
、２５゜４２・・・オア回路、１２．２６〜３０．４３
．４４・・・インバータ、１１、３２．３３．４５．４
７・・・Ｄタイプフリ・ノブフロップ、３１、４９・・
・選択信号保持回路、３５〜３８．４６．４８・・・リ
セット端子付きのＤタイプフリップフロップ、３４・・
・デコーダ。
図の動作説明用タイミングチャート、 第３図は本発明の他の実施例のブロック図、第４図は第
３図の動作説明用タイミングチャート、 第５図は二重化された処理システムの一例を示すブロッ
ク図、 第６図は従来例のブロック図及び、 第７図は第６図の動作説明用タイミングチャートである
。 図に於いて、２１〜２４．４０．４１・・・アンド回路
、２５゜４２・・・オア回路、１２．２６〜３０．４３
．４４・・・インバータ、１１、３２．３３．４５．４
７・・・Ｄタイプフリ・ノブフロップ、３１、４９・・
・選択信号保持回路、３５〜３８．４６．４８・・・リ
セット端子付きのＤタイプフリップフロップ、３４・・
・デコーダ。
Claims (1)
- 【特許請求の範囲】 同一周期の複数のクロック信号の内の１つを選択信号に
従って選択して出力すると共に、クロック切替時に出力
する信号の周期を前記クロック信号の周期以上となるよ
うにしたクロック切替回路に於いて、 前記各クロック信号対応に設けられたアンド回路と、 該各アンド回路の出力信号の論理和をとるオア回路と、 前記各クロック信号対応に設けられ、前記各クロック信
号がそれぞれクロック端子に加えられるクロック選択用
フリップフロップと、 前記オア回路の出力信号に従って前記選択信号を保持す
る前記選択信号対応の選択信号保持用フリップフロップ
を含み、前記クロック選択用フリップフロップの内の前
記選択信号保持用フリップフロップに保持された選択信
号によって選択されたクロック信号対応のクロック選択
用フリップフロップの入力端子及びリセット端子に第１
の状態の信号を加え、他のクロック選択用フリップフロ
ップの入力端子及びリセット端子に第２の状態の信号を
加える選択信号保持回路とを備え、 前記各クロック選択用フリップフロップの出力信号によ
り対応する前記各アンド回路を制御することを特徴とす
るクロック切替回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62078927A JPH0690657B2 (ja) | 1987-03-31 | 1987-03-31 | クロツク切替回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62078927A JPH0690657B2 (ja) | 1987-03-31 | 1987-03-31 | クロツク切替回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63245510A true JPS63245510A (ja) | 1988-10-12 |
| JPH0690657B2 JPH0690657B2 (ja) | 1994-11-14 |
Family
ID=13675502
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62078927A Expired - Lifetime JPH0690657B2 (ja) | 1987-03-31 | 1987-03-31 | クロツク切替回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0690657B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6480184A (en) * | 1987-09-22 | 1989-03-27 | Nippon Denki Home Electronics | Clock switching circuit |
| JPH02301222A (ja) * | 1989-03-23 | 1990-12-13 | Siemens Ag | ギヤツプが付随する書込みクロツクからギヤツプのない読出しクロツクへの変換方法および装置 |
-
1987
- 1987-03-31 JP JP62078927A patent/JPH0690657B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6480184A (en) * | 1987-09-22 | 1989-03-27 | Nippon Denki Home Electronics | Clock switching circuit |
| JPH02301222A (ja) * | 1989-03-23 | 1990-12-13 | Siemens Ag | ギヤツプが付随する書込みクロツクからギヤツプのない読出しクロツクへの変換方法および装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0690657B2 (ja) | 1994-11-14 |
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