JPH02226588A - 同期式半導体記憶装置 - Google Patents
同期式半導体記憶装置Info
- Publication number
- JPH02226588A JPH02226588A JP1045815A JP4581589A JPH02226588A JP H02226588 A JPH02226588 A JP H02226588A JP 1045815 A JP1045815 A JP 1045815A JP 4581589 A JP4581589 A JP 4581589A JP H02226588 A JPH02226588 A JP H02226588A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- memory device
- input
- semiconductor memory
- latch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 16
- 230000001360 synchronised effect Effects 0.000 title claims description 14
- 230000004044 response Effects 0.000 claims description 3
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 abstract description 5
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 abstract description 5
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 abstract description 4
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 abstract description 4
- 230000002093 peripheral effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は同期式半導体記憶装置に関し、特に同期式半導
体記憶装置の入力ラッチに関する。
体記憶装置の入力ラッチに関する。
［従来の技術］
従来、この種の同期式半導体記憶装置では、読み出しサ
イクルと書込みサイクルとが同じ時間必要であったが、
動作上読み出しサイクルと書込みサイクルとは必ずしも
同じ時間である必要がない。
イクルと書込みサイクルとが同じ時間必要であったが、
動作上読み出しサイクルと書込みサイクルとは必ずしも
同じ時間である必要がない。
例えば、コントロールメモリのように、読み出しは高速
で頻繁に実行されねばならないが、書込みはそれほど高
速で実行する必要のない用途もある。
で頻繁に実行されねばならないが、書込みはそれほど高
速で実行する必要のない用途もある。
第２図に従来の同期式半導体記憶装置のブロック図を示
す。この同期式半導体記憶装置はメモリセルアレイ１と
、コラムデコーダ２と、ローデコーダ３と、書込み／読
み出し回路６と、マルチプレクサ７と、書込みパルス発
生回路８と、入力ラッチ４と、出力ラッチ９と、同期ク
ロック入力５と、出力バッファ１０とを備えており、入
出力ラッチ４，９はクロックに同期して動作する。この
ような同期用のクロックが高レベルの時はスルーモード
、低レベルの時にラッチモードになる。
す。この同期式半導体記憶装置はメモリセルアレイ１と
、コラムデコーダ２と、ローデコーダ３と、書込み／読
み出し回路６と、マルチプレクサ７と、書込みパルス発
生回路８と、入力ラッチ４と、出力ラッチ９と、同期ク
ロック入力５と、出力バッファ１０とを備えており、入
出力ラッチ４，９はクロックに同期して動作する。この
ような同期用のクロックが高レベルの時はスルーモード
、低レベルの時にラッチモードになる。
ここで読み出しサイクルと書込みサイクルの異なる同期
式半導体記憶装置を考える。ここでは読み出しはＴ、書
込みは２Ｔかかる半導体記憶装置を例にとる。すなわち
動作サイクルをＴとすると、読み出し時はＴのサイクル
が、書込み時には２Ｔのサイクルのクロックがそれぞれ
必要となる。
式半導体記憶装置を考える。ここでは読み出しはＴ、書
込みは２Ｔかかる半導体記憶装置を例にとる。すなわち
動作サイクルをＴとすると、読み出し時はＴのサイクル
が、書込み時には２Ｔのサイクルのクロックがそれぞれ
必要となる。
［発明が解決しようとする問題点］
上述した従来の読み出しサイクルと書込みサイクルとの
異なる半導体記憶装置では、クロックに同期して入力ラ
ッチがかかるようになっているため、読み出しサイクル
と書込みサイクルとでは互いに異なる２種類のクロック
を必要としているという問題点があった。
異なる半導体記憶装置では、クロックに同期して入力ラ
ッチがかかるようになっているため、読み出しサイクル
と書込みサイクルとでは互いに異なる２種類のクロック
を必要としているという問題点があった。
［発明の作用］
本発明の要旨はデータの書込みとデータの読み出しとが
可能なメモリセルアレイと、該メモリセルの動作に必要
な外部信号をラッチする入力ラッチ群と、メモリセルア
レイから読み出したデータをラッチする出力ラッチとを
備え、データの書込み時とデータの読み出し時とでサイ
クルの同期が異なる同期式半導体記憶装置において、第
１クロック信号を分周して第２クロック信号を形成する
分周器と、第１クロック信号と第２クロック信号とをデ
ータの書込みとデータの読み出しとを制御する制御信号
に応答して選択時にクロック入力部に出力するセレクタ
とを備え、クロック入力部から入力ラッチ群と出力ラッ
チとにラッチ制御信号を供給するようにしたことである
。
可能なメモリセルアレイと、該メモリセルの動作に必要
な外部信号をラッチする入力ラッチ群と、メモリセルア
レイから読み出したデータをラッチする出力ラッチとを
備え、データの書込み時とデータの読み出し時とでサイ
クルの同期が異なる同期式半導体記憶装置において、第
１クロック信号を分周して第２クロック信号を形成する
分周器と、第１クロック信号と第２クロック信号とをデ
ータの書込みとデータの読み出しとを制御する制御信号
に応答して選択時にクロック入力部に出力するセレクタ
とを備え、クロック入力部から入力ラッチ群と出力ラッ
チとにラッチ制御信号を供給するようにしたことである
。
制御信号が書込み動作を指定すると、セレクタは第１ク
ロック信号と第２クロック信号との一方をクロック入力
部に出力し、該一方のクロック信号に応答して人出力ラ
ッチは機能する。ところが、読み出し動作が制御信号で
指定されると、セレクタは第１クロック信号と第２クロ
ック信号との他方をクロック人力部に出力し、人出力ラ
ッチ群はこれに応答する。第２クロック信号は第１クロ
ック信号を分周して形成されるので、書込み時と読み出
し時とでは周期が異なる。
ロック信号と第２クロック信号との一方をクロック入力
部に出力し、該一方のクロック信号に応答して人出力ラ
ッチは機能する。ところが、読み出し動作が制御信号で
指定されると、セレクタは第１クロック信号と第２クロ
ック信号との他方をクロック人力部に出力し、人出力ラ
ッチ群はこれに応答する。第２クロック信号は第１クロ
ック信号を分周して形成されるので、書込み時と読み出
し時とでは周期が異なる。
［実施例コ
第１図は本発明の一実施例を示すブロック図である。従
来例と異なるのはクロック人力５には、直接人力される
クロックＣＬＫ１とセレクタ１１を介してカウンタ１２
から供給されるＣＬＫ２とが供給される点である。セレ
クタ１１の制御端子にはＷπ信号が供給されており、セ
レクタ１１で選択されたクロックをクロック人力５に供
給し、その出力で入出力ラツチ４，９を制御している。
来例と異なるのはクロック人力５には、直接人力される
クロックＣＬＫ１とセレクタ１１を介してカウンタ１２
から供給されるＣＬＫ２とが供給される点である。セレ
クタ１１の制御端子にはＷπ信号が供給されており、セ
レクタ１１で選択されたクロックをクロック人力５に供
給し、その出力で入出力ラツチ４，９を制御している。
すなわち、ＷＴが高レベルで読み出し時には、直接クロ
ック信号ＣＬＫ １、例えばＴのサイクルで入出力ラッ
チ４，９が制御される。一方、Ｗπ信号が低レベル、す
なわち書込み時はカウンタで分周されたＣＬＫ２で入出
力ラッチ４，９が制御される。具体的にはクロック信号
ＣＬＫＩを２分周すれば２Ｔのサイクルでラッチが制御
されることになる。
ック信号ＣＬＫ １、例えばＴのサイクルで入出力ラッ
チ４，９が制御される。一方、Ｗπ信号が低レベル、す
なわち書込み時はカウンタで分周されたＣＬＫ２で入出
力ラッチ４，９が制御される。具体的にはクロック信号
ＣＬＫＩを２分周すれば２Ｔのサイクルでラッチが制御
されることになる。
［発明の効果コ
以上説明したように本発明は、入力ラッチを制御するた
めのクロックを分周する分周器を有することにより、書
込みと読み出しとでサイクルの周期が異なる半導体記憶
装置でも、１種類のクロックで制御でき、周辺回路を簡
素化できるという効果を有する。
めのクロックを分周する分周器を有することにより、書
込みと読み出しとでサイクルの周期が異なる半導体記憶
装置でも、１種類のクロックで制御でき、周辺回路を簡
素化できるという効果を有する。
第１図は本発明の同期式半導体記憶装置の一実施例を示
すブロック図、第２図は従来の同期式半導体記憶装置の
ブロック図である。 ・・・・・・・・メモリセル、 ・・・・・・・・コラムデコーダ、 ・・・・・・・・ローデコーダ、 ・・・・・・・・大力ラッチ、 ５・・・・・・・・・・・クロック人力部、９・・・・
・・・・・・・・出力ラッチ、１１・・・・φ・・・・
・・セレクタ、１２・・・・・・・・・・・カウンタ（
分周器）。
すブロック図、第２図は従来の同期式半導体記憶装置の
ブロック図である。 ・・・・・・・・メモリセル、 ・・・・・・・・コラムデコーダ、 ・・・・・・・・ローデコーダ、 ・・・・・・・・大力ラッチ、 ５・・・・・・・・・・・クロック人力部、９・・・・
・・・・・・・・出力ラッチ、１１・・・・φ・・・・
・・セレクタ、１２・・・・・・・・・・・カウンタ（
分周器）。
Claims (1)
- 【特許請求の範囲】 データの書込みとデータの読み出しとが可能なメモリセ
ルアレイと、該メモリセルの動作に必要な外部信号をラ
ッチする入力ラッチ群と、メモリセルアレイから読み出
したデータをラッチする出力ラッチとを備え、データの
書込み時とデータの読み出し時とでサイクルの同期が異
なる同期式半導体記憶装置において、 第１クロック信号を分周して第２クロック信号を形成す
る分周器と、第１クロック信号と第２クロック信号とを
データの書込みとデータの読み出しとを制御する制御信
号に応答して選択時にクロック入力部に出力するセレク
タとを備え、クロック入力部から入力ラッチ群と出力ラ
ッチとにラッチ制御信号を供給するようにしたことを特
徴とする同期式半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1045815A JPH02226588A (ja) | 1989-02-27 | 1989-02-27 | 同期式半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1045815A JPH02226588A (ja) | 1989-02-27 | 1989-02-27 | 同期式半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02226588A true JPH02226588A (ja) | 1990-09-10 |
Family
ID=12729747
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1045815A Pending JPH02226588A (ja) | 1989-02-27 | 1989-02-27 | 同期式半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02226588A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007294108A (ja) * | 2007-08-10 | 2007-11-08 | Ricoh Co Ltd | 半導体集積回路への入力信号の制御方法 |
-
1989
- 1989-02-27 JP JP1045815A patent/JPH02226588A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007294108A (ja) * | 2007-08-10 | 2007-11-08 | Ricoh Co Ltd | 半導体集積回路への入力信号の制御方法 |
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