JPH04103093A - 同期式半導体記憶装置 - Google Patents
同期式半導体記憶装置Info
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- JPH04103093A JPH04103093A JP2221545A JP22154590A JPH04103093A JP H04103093 A JPH04103093 A JP H04103093A JP 2221545 A JP2221545 A JP 2221545A JP 22154590 A JP22154590 A JP 22154590A JP H04103093 A JPH04103093 A JP H04103093A
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- Japan
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- signal
- data
- control signal
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- 230000001360 synchronised effect Effects 0.000 title claims abstract description 22
- 239000004065 semiconductor Substances 0.000 title claims description 11
- 230000005540 biological transmission Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 4
- 101100288232 Arabidopsis thaliana KRP2 gene Proteins 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
口産業上の利用分野〕
本発明は同期式半導体記憶装置に関し、特に記憶回路部
が入力されるアドレス信号、制御信号。
が入力されるアドレス信号、制御信号。
入力データや出力されるデータ等をクロック信号により
制御する同期式半導体記憶装置に関する。
制御する同期式半導体記憶装置に関する。
＝従来の技術〕
従来の同期式半導体記憶装置は、第３図に示すように、
クロック信号ＣＫにより入力制御回路２Ｂ及び出力制御
回路３を制御し、アドレス信号ＡＤ。
クロック信号ＣＫにより入力制御回路２Ｂ及び出力制御
回路３を制御し、アドレス信号ＡＤ。
書込み制御信号■、チップセレクト信号■。
入力データＤＴｌのＲＡＭ回路プロ、り１への同期入力
制御と、ＲＡＭ回路ブロック１からの読出しデータの同
期出力制御とを行っている。
制御と、ＲＡＭ回路ブロック１からの読出しデータの同
期出力制御とを行っている。
例えば、クロック信号ＣＫが高レベルのとき、入力制御
回路２Ｂは外部からの各信号を保持し、出力制御回路３
Ａはデータスルーの状態となり、低レベルのとき、入力
制御回路２Ｂは外部からの各信号をデータスルーの状態
とし、出力制御回路３Ａはデータ保持の状態となる。
回路２Ｂは外部からの各信号を保持し、出力制御回路３
Ａはデータスルーの状態となり、低レベルのとき、入力
制御回路２Ｂは外部からの各信号をデータスルーの状態
とし、出力制御回路３Ａはデータ保持の状態となる。
この同期式半導体記憶装置の動作サイクルタイムは、読
出しサイクル及び書込みサイクルの遅い方のサイクルで
決定される。
出しサイクル及び書込みサイクルの遅い方のサイクルで
決定される。
この従来の同期式半導体記憶装置では、クロック信号Ｃ
Ｋに同期して書込み、読出しが行なわれ、動作サイクル
タイムはこれら書込み、読出しの遅い方のサイクルで決
定されるため、読出し時の動作が早く、書込み時の動作
の遅い回路では、書込み時のサイクルタイムにより動作
サイクルタイムが決定され、動作が早い読出し時のサイ
クルタイムも遅くなってしまい動作の高速化が計れない
という問題点があった。
Ｋに同期して書込み、読出しが行なわれ、動作サイクル
タイムはこれら書込み、読出しの遅い方のサイクルで決
定されるため、読出し時の動作が早く、書込み時の動作
の遅い回路では、書込み時のサイクルタイムにより動作
サイクルタイムが決定され、動作が早い読出し時のサイ
クルタイムも遅くなってしまい動作の高速化が計れない
という問題点があった。
本発明の目的は、動作の高速化を計ることができる同期
式半導体記憶装置を提供することにある。
式半導体記憶装置を提供することにある。
本発明の同期式半導体記憶装置は、伝達された制御信号
に従って、伝達されたアドレス信号が指定するアドレス
に伝達された入力データを書込み外部からのクロック信
号を第１及び第２の内部クロック信号として伝達するク
ロック伝達制御手段と、前記第１の内部クロック信号に
同期して外部からの制御信号、アドレス信号、及び入力
データ回路部から読出されたデータを保持し外部へ出力
する出力制御回路と、前記同期制御信号が第２のレベル
のとき、前記外部からの制御信号、アドレス信号、及び
入力データをそのまま前記記憶回路部へ伝達し、前記記
憶回路部から読出されたデータをそのまま外部へ出力す
るデータスルー手段とを有している。
に従って、伝達されたアドレス信号が指定するアドレス
に伝達された入力データを書込み外部からのクロック信
号を第１及び第２の内部クロック信号として伝達するク
ロック伝達制御手段と、前記第１の内部クロック信号に
同期して外部からの制御信号、アドレス信号、及び入力
データ回路部から読出されたデータを保持し外部へ出力
する出力制御回路と、前記同期制御信号が第２のレベル
のとき、前記外部からの制御信号、アドレス信号、及び
入力データをそのまま前記記憶回路部へ伝達し、前記記
憶回路部から読出されたデータをそのまま外部へ出力す
るデータスルー手段とを有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例を示す回路図である。
この実施例は、伝達された書込み・読出し制御信号（Ｗ
Ｅ）、チップセレクト信号（Ｃ８）に従って、伝達され
たアドレス信号（ＡＤ）が指定するアドレスに伝達され
た入力データ（ＤＴ＋）を書込み、またこのアドレスに
記憶されているデータを読出すＲＡＭ回路フロック■と
、外部からのクロック信号ＣＫをそのまま（非反転）、
及び反転して伝達するバッファ回路Ｂｌと、第１の入力
端に同期制御信号ＳＣＴを入力し第２の入力端にバッフ
ァ回路Ｂｌからの非反転のクロック信号を入力し、同期
制御信号ＳＣＴが高レベルのときは非反転のクロック信
号をそのまま、低レベルときは低レベルにして第１の内
部クロック信号工ＣＫ１として出力する／ ＡＮＤゲー
）Ｇｌと、第１の入力端と同期制御信号ＳＣＴを入力し
第２の入力端にバッファ回路Ｂ１からの反転したクロッ
ク信号を入力し、同期制御信号ＳＣＴが高レベルのとき
は反転したクロック信号をそのまま、低レベルのときは
低レベルにして第２の内部クロック信号ＩＣＫ２として
出力するＡＮＤゲートＧ２と、フリップフロップ群２１
Ａ、２１Ｂ１フリップフロップ２２Ａ、２２Ｂを備え、
同期制御信号ＳＣＴが高レベルのとき第１の内部クロッ
ク信号ＩＣＫＩに同期して外部からの書込み・読比し制
御信号■。
Ｅ）、チップセレクト信号（Ｃ８）に従って、伝達され
たアドレス信号（ＡＤ）が指定するアドレスに伝達され
た入力データ（ＤＴ＋）を書込み、またこのアドレスに
記憶されているデータを読出すＲＡＭ回路フロック■と
、外部からのクロック信号ＣＫをそのまま（非反転）、
及び反転して伝達するバッファ回路Ｂｌと、第１の入力
端に同期制御信号ＳＣＴを入力し第２の入力端にバッフ
ァ回路Ｂｌからの非反転のクロック信号を入力し、同期
制御信号ＳＣＴが高レベルのときは非反転のクロック信
号をそのまま、低レベルときは低レベルにして第１の内
部クロック信号工ＣＫ１として出力する／ ＡＮＤゲー
）Ｇｌと、第１の入力端と同期制御信号ＳＣＴを入力し
第２の入力端にバッファ回路Ｂ１からの反転したクロッ
ク信号を入力し、同期制御信号ＳＣＴが高レベルのとき
は反転したクロック信号をそのまま、低レベルのときは
低レベルにして第２の内部クロック信号ＩＣＫ２として
出力するＡＮＤゲートＧ２と、フリップフロップ群２１
Ａ、２１Ｂ１フリップフロップ２２Ａ、２２Ｂを備え、
同期制御信号ＳＣＴが高レベルのとき第１の内部クロッ
ク信号ＩＣＫＩに同期して外部からの書込み・読比し制
御信号■。
同期制御信号ＳＣＴが低レベルのときは外部からの書込
み・読出し制御信号ＷＥ、チップセレクト信号−ＣＳ、
アドレス信号ＡＤ、及び入力データＤＴ、をそのままＲ
ＡＭ回路フロック１へ伝達する入力制御回路２と、同期
制御信号ＳＣＴが高しベルのとき第２の内部クロック信
号ＩＣＫ２に同期してＲＡＭ回路ブロック１から読出さ
れたデータを保持して出力し、同期制御信号ＳＣＴが低
しする構成となっている。
み・読出し制御信号ＷＥ、チップセレクト信号−ＣＳ、
アドレス信号ＡＤ、及び入力データＤＴ、をそのままＲ
ＡＭ回路フロック１へ伝達する入力制御回路２と、同期
制御信号ＳＣＴが高しベルのとき第２の内部クロック信
号ＩＣＫ２に同期してＲＡＭ回路ブロック１から読出さ
れたデータを保持して出力し、同期制御信号ＳＣＴが低
しする構成となっている。
同期制御信号ＳＣＴが高レベルのときは、クロック信号
ＣＫは入力制御回路２及び出力制御回路３に伝達され、
入力制御回路２及び出力制御回路３は、データを保持し
出力する。低レベルであればクロック信号ＣＫはこれら
回路に伝達されず、これら回路はデータスルーの状態と
なり通常の非同期式半導体記憶装置となる。
ＣＫは入力制御回路２及び出力制御回路３に伝達され、
入力制御回路２及び出力制御回路３は、データを保持し
出力する。低レベルであればクロック信号ＣＫはこれら
回路に伝達されず、これら回路はデータスルーの状態と
なり通常の非同期式半導体記憶装置となる。
従って、同期式及び非同期式を同期制御信号ＳＣＴによ
り切換えることができるので、動作サイクルタイムを書
込みサイクルタイム、読出しサイクルタイムの遅い方に
合わせる必要がなく、早い方のサイクルタイムを生かす
ことができ、動作の高速化を計ることができる。
り切換えることができるので、動作サイクルタイムを書
込みサイクルタイム、読出しサイクルタイムの遅い方に
合わせる必要がなく、早い方のサイクルタイムを生かす
ことができ、動作の高速化を計ることができる。
第２図は本発明の第２の実施例を示す回路図である。
この実施例は、同期制御信号として、書込み・読比し制
御信号Ｗ丁−を用いるようにしたもので、この書込み・
読出し制御信号ＷＥ−をそのまま（非反転）及び反転し
て伝達するバッファ回路Ｂ２を設け、ＲＡＭ回路ブロッ
ク１には非反転の書込み・読出し制御信号を、ＡＮＤゲ
ー）Ｇ１．Ｇ２には反転した書込み・読出し制御信号を
入力している。
御信号Ｗ丁−を用いるようにしたもので、この書込み・
読出し制御信号ＷＥ−をそのまま（非反転）及び反転し
て伝達するバッファ回路Ｂ２を設け、ＲＡＭ回路ブロッ
ク１には非反転の書込み・読出し制御信号を、ＡＮＤゲ
ー）Ｇ１．Ｇ２には反転した書込み・読出し制御信号を
入力している。
従って、書込み・読出し制御信号ＷＥが低レベルのとき
書込みサイクルで非同期式となり、高レベルのとき読圧
しサイクルで同期式となる。
書込みサイクルで非同期式となり、高レベルのとき読圧
しサイクルで同期式となる。
以上説明したように本発明は、同期制御信号により同期
式及び非同期式を切換える構成としたので、動作サイク
ルタイムを書込み又は読出しのサイクルタイムの遅い方
に合わせる必要がなく、例えは書込みサイクルタイムが
１０ｎｓかかり読出しサイクルタイムが７ｎｓかかると
すれば、読出し時は非同期式で動作させて、そのサイク
ルタイムを７ｎｓとし、書込み時は、１０ｎｓのサイク
ルタイムで使用することができ、動作を高速化すること
ができる効果がある。
式及び非同期式を切換える構成としたので、動作サイク
ルタイムを書込み又は読出しのサイクルタイムの遅い方
に合わせる必要がなく、例えは書込みサイクルタイムが
１０ｎｓかかり読出しサイクルタイムが７ｎｓかかると
すれば、読出し時は非同期式で動作させて、そのサイク
ルタイムを７ｎｓとし、書込み時は、１０ｎｓのサイク
ルタイムで使用することができ、動作を高速化すること
ができる効果がある。
第１図及び第２図はそれぞれ本発明の第１及び第２の実
施例を示す回路図、第３図は従来の同期式半導体記憶装
置の一例を示す回路図である。 ｌ・・・・ ＲＡＭ回路ブロック、２．２Ａ、２Ｂ・・
・入力制御回路、３，３Ａ・・・・出力制御回路、２１
Ａ〜２１ｎ・ フリップフロップ群、２２Ａ〜２２Ｄ・
・・・フリップフロップ、Ｂｌ、Ｂ２・・ バッファ回
路、Ｇｌ、Ｇ２・−・ＡＮＤゲート。 代理人 弁理士 内 原 晋 バ 第１図
施例を示す回路図、第３図は従来の同期式半導体記憶装
置の一例を示す回路図である。 ｌ・・・・ ＲＡＭ回路ブロック、２．２Ａ、２Ｂ・・
・入力制御回路、３，３Ａ・・・・出力制御回路、２１
Ａ〜２１ｎ・ フリップフロップ群、２２Ａ〜２２Ｄ・
・・・フリップフロップ、Ｂｌ、Ｂ２・・ バッファ回
路、Ｇｌ、Ｇ２・−・ＡＮＤゲート。 代理人 弁理士 内 原 晋 バ 第１図
Claims (1)
- 【特許請求の範囲】 １、伝達された制御信号に従って、伝達されたアドレス
信号が指定するアドレスに伝達された入力データを書込
み前記アドレスに記憶されているデータを読出す記憶回
路部と、同期制御信号が第１のレベルのとき、外部から
のクロック信号を第１及び第２の内部クロック信号とし
て伝達するクロック伝達制御手段と、前記第１の内部ク
ロック信号に同期して外部からの制御信号、アドレス信
号、及び入力データを保持し前記記憶回路部へ伝達する
入力制御回路と、前記第２の内部クロック信号に同期し
て前記記憶回路部から読出されたデータを保持し外部へ
出力する出力制御回路と、前記同期制御信号が第２のレ
ベルのとき、前記外部からの制御信号、アドレス信号、
及び入力データをそのまま前記記憶回路部へ伝達し、前
記記憶回路部から読出されたデータをそのまま外部へ出
力するデータスルー手段とを有することを特徴とする同
期式半導体記憶装置。 ２、同期制御信号として、記憶回路部に対するデータの
書込み、読出しを制御する信号を用いるようにした請求
項１記載の同期式半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2221545A JPH04103093A (ja) | 1990-08-23 | 1990-08-23 | 同期式半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2221545A JPH04103093A (ja) | 1990-08-23 | 1990-08-23 | 同期式半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04103093A true JPH04103093A (ja) | 1992-04-06 |
Family
ID=16768404
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2221545A Pending JPH04103093A (ja) | 1990-08-23 | 1990-08-23 | 同期式半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04103093A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6421291B1 (en) | 1999-07-29 | 2002-07-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having high data input/output frequency and capable of efficiently testing circuit associated with data input/output |
-
1990
- 1990-08-23 JP JP2221545A patent/JPH04103093A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6421291B1 (en) | 1999-07-29 | 2002-07-16 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having high data input/output frequency and capable of efficiently testing circuit associated with data input/output |
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