JP2911180B2

JP2911180B2 - 同期制御装置

Info

Publication number: JP2911180B2
Application number: JP14125890A
Authority: JP
Inventors: 輝昭上原; 秀樹鴨井; 智之岸; 博美安藤
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1990-06-01
Filing date: 1990-06-01
Publication date: 1999-06-23
Anticipated expiration: 2014-06-23
Also published as: JPH0436855A

Description

【発明の詳細な説明】［産業上の利用分野］本発明は複数のプロセッサ、特にディジタル・シグナ
ル・プロセッサ（以後DSPと称す）が共同して処理を行
う装置において、各プロセッサにおける処理の同期を取
るために用いる同期制御装置に関する。

［従来の技術］最近、信号処理の分野でDSPが広く用いられている。
このDSPは、プログラムにより、ソフト的にその動作を
自由に変化させることが可能である。そして、この自由
度に起因して、より高速な処理が必要な分野においても
DSPを使用したいという要求も発生している。この要求
に応えてDSPは、パイプライン処理等を行い処理の高速
化をはかっている。しかしながら単一のDSPの能力は、
それを構成する素子の高速化に限界があることから、飛
躍的な能力向上が望めない。

このため高速な処理を必要とする分野においては、複
数のDSPが共同して処理を行うようにしたマルチプロセ
ッサ処理が一般化している。このマルチプロセッサ処理
を矛盾なく行うためには各DSPにおける処理の同期を取
る必要がある。

従来、各DSPにおける処理の同期を取るために、割り
込み命令が使用されていた。しかしながら、この場合は
プログラムが複雑になること、割り込み処理が必要とす
る無駄時間（本来の処理には無関係の準備処理が必要と
する時間）が発生することから高速な処理において問題
になる。したがって、最近、DSPにおいても、処理の同
期を取るための命令及び信号端子を備えるようになって
いる。

この種の従来例としては、例えば、テキサスインスト
ルメント1988.8第３世代TMS320ユーザガイド（TEXAS IN
STRUMENTS 1988.8 Third−Generation TMS320 User's G
uide）のプログラムフロー制御インターロックオペレー
ション（Program Flow Control−Interlocked Operatio
ns）が知られている。

この従来例を具体的に説明すると、DSPにおける同期
用の命令及び信号端子としては同期命令（LDFI,LDII,SI
SG,STFI,STIIの各命令），同期要求信号端子（“XFO"出
力）及び同期許可信号（端子“XF1"入力）が用いられて
いる。

上記の同期命令が実行されると、端子がどのように動
作するかをTI社製のDSP TMS320C30を例にあげて説明す
る。こで端子信号は“0"で意味を持つ。

同期命令が実行されると端子は次のように動作する。

（１）同期命令が実行されると同期要求信号端子（出
力）が“0"となる。

（２）同期許可信号端子（入力）が“0"となるまで待ち
状態となる。

同期許可信号端子（入力）が“0"となれば次の状態に
進む。

（３）同期要求信号端子（出力）を“1"とし命令を実行
する。

この同期用の命令及び信号端子を使用する従来の同期
制御装置について第２図〜第４図を基に説明する。DSP
の同期を取るためには、各DSP毎に適当なアドレスに割
り付けられた確認レジスタと状態レジスタの２種類のレ
ジスタを設け、２種類のレジスタ値と同期要求信号端子
信号を利用して各DSPの同期を取る同期制御装置を設け
るようになっている。

第２図はこのような従来の同期制御装置のブロック
図、第３図は第２図に示される一致回路の一例を示す詳
細図、第４図はDSPにおける処理の同期を取るための信
号端子と状態レジスタ、確認レジスタの配置関係を示す
図である。

第２図に示すごとくDSP1、DSP2及びDSP3の３個からな
る装置に対して、一致回路51,52,一致回路53,54及び一
致回路55,56が対応しており、これらを用いて当該DSPの
確認レジスタ値と他の全てのDSPの状態レジスタ値とを
比較し、一致不一致を検出する。各一致回路は第３図に
示すごとく構成されており、６ビットよりなる確認レジ
スタ値と６ビットよりなる状態レジスタ値とのそれぞれ
対応するビットが排他的論理和素子70〜75へ入力され、
OR回路76より一致回路の出力を得るようになっている。

第２図に戻り、同一のDSPに属する２つの一致回路の
出力は、それぞれAND回路57〜59にてアンドが取られ、
その出力はさらに該当するDSPの同期要求信号との間でO
R回路60−62にてORが取られ、その出力は該当するDSPの
同期許可信号となる。

DSPと状態レジスタ、確認レジスタとの接続関係は第
４図に示すごとく接続されている。すなわち、DSP63と
これに対応する状態レジスタ65、確認レジスタ66とはデ
ータ・バスにて接続され、これらレジスタへの書き込み
はアドレス・バス及びコントロール・バスを介してDSP
へ接続されるレジスタ制御回路64にて行われる。ここで
状態レジスタ65には、終了した処理により定められる値
が入っている。換言すれば、状態レジスタ65の値を見る
ことにより対応するDSPがどのような処理を終了したか
が分かるようになっている。

このように構成された同期制御装置は各DSP毎に以下
のアルゴリズムで動作する。

まず、同期要求信号端子信号を受けて、確認レジスタ
値と他のDSPの状態レジスタの値を比較する。他のDSPの
状態レジスタ値の内、１つでも確認レジスタ値と等しい
ものが存在するならば、同期許可信号端子に“0"を帰
す。

これにより２個以上のDSPを使用する装置において
も、各DSPにおける処理の同期を取ることが可能とな
る。

前述のごとくDSP1,2,3の３個からなる装置において、
DSP1は処理p1,p2,p5を実行するものとする。またDSP2は
処理p3をDSP3は処理p4を実行するものとする。

各処理には次のような従属関係があると仮定する。処
理p1終了後に処理p2及び処理p3を実行できる。処理p2終
了後に処理p4を実行できる。処理p3及びp4が終了後に処
理p5を実行できる。

また、処理p3,p4を実行するために必要とする時間は
一定しないとする。この関係を表したのが第５図の処理
関係図である。第６図は各DSPの動作を示す図である。

従来の同期制御装置では、どのように動作するかを第
５図及び第６図をもとに時間を追って説明する。

ここで、各DSPにおける状態レジスタ値は各処理の終
了時に処理番号値になると仮定し、また開始時の各状態
レジスタ値は０とする。

（１）処理p4が処理p3より早く終了したとき（第6A図お
よび第6B図）。

処理開始時点：まず、DSP1は処理p1を開始する。

また、DSP2は確認レジスタ値を１とし、同期要求信号
を“0"として待ち状態となる。

さらに、DSP3は確認レジスタ値を２とし、同期要求信
号を“0"として待ち状態となる。

処理p1終了時点：まず、DSP1は状態レジスタ値を１とし、処理p2を開始す
る。

また、同期制御装置はDSP1の状態レジスタ値１とDSP2
の確認レジスタ値１が等しくなったことから、DSP2に対
する同期許可信号を“0"とする。

さらに、DSP2は同期制御装置から同期許可信号を受け
て処理p3を開始する。

なお、DSP3は無変化である。

処理p2終了時点：まず、DSP1は状態レジスタ値を２とし、確認レジスタ値
を６とし、同期要求信号を“0"として待ち状態となる。

また、DSP2は処理p3を実行中である。

さらに、同期制御装置はDSP1の状態レジスタ値２とDS
P3の確認レジスタ値２が等しくなったことから、DSP3に
対する同期許可信号を“0"とする。

そして、DSP3は同期制御装置から同期許可信号を受け
て処理p4を開始する。

処理p4終了時点：まず、DSP1は待ち状態となる。

さらに、DSP2は処理p3を実行中である。

そして、DSP3は状態レジスタ値を４とし、確認レジスタ
値を３とし、同期要求信号を“0"として待ち状態とな
る。

処理p3終了時点：まず、DSP1は待ち状態である。

さらに、DSP2は状態レジスタ値を３とし、確認レジス
タ値を４とし、同期要求信号を“0"として待ち状態とな
る。

そして、同期制御装置はDSP3の状態レジスタ値４とDS
P2の確認レジスタ値４が等しくなったことから、DSP2に
対する同期許可信号を10“0"とする。同時にDSP2の状態
レジスタ値３とDSP3の確認レジスタ値３が等しくなった
ことから、DSP3に対する同期許可信号を“0"とする。

さらに、DSP2は同期制御装置から同期許可信号を受け
て処理p6を開始する。同時にDSP3も同期制御装置から同
期許可信号を受けて処理p6を開始する。ここで処理p6は
本来の動作には無関係であり、状態レジスタの値を変化
させるためだけに設けられた処理である。言い換えれば
処理p6が必要とした時間は全て無駄時間となる。

処理p6終了時点：まず、DSP2は状態レジスタ値を６とし、同期要求信号を
“0"として待ち状態となる。同時にDSP3は状態レジスタ
値を６とし、同時要求信号を“0"として待ち状態とな
る。

さらに、同期制御装置はDSP2の状態レジスタ値６とDS
P1の確認レジスタ値６が等しくなったことから、DSP1に
対する同期許可信号“0"とする。

そして、DSP1は同期制御装置から同期許可信号を受け
て処理p5を開始する。

（２）処理p3が処理p4より早く終了したとき（第6C図）第6C図に示すごとく処理p3が処理p4より早く終了した
場合にも、処理p3及びp4が共に終了したことを条件に処
理p6が開始される点は同じである。

［発明が解決しようとする課題］しかしながら、従来の同期制御装置では複数のDSPに
関係した従属関係のある処理において、処理時間が一定
でないとき、無駄時間及び無駄な処理が発生し、各DSP
の持つ能力を最大限発揮できないという問題があった。
すなわち、処理p6は本来の動作には無関係であり、状態
レジスタの値を変化させるためだけに設けられた処理で
ある。したがって、処理p6を実行するために無駄に時間
が消費されたことになる。

本発明は以上述べた欠点を除去し、無駄時間、無駄処
理なしに２個以上のプロセッサの同期を取ることを可能
とする簡易な同期制御装置を提供することを目的とす
る。

［課題を解決するための手段］この発明は各プロセッサ毎に設けられた確認レジスタ
と状態レジスタの内、確認レジスタの値の一部を制御ビ
ットとして使用することにより、同期要求信号がアクテ
ィヴであるとき、同期許可信号がアクティヴとなるため
の下記の如き条件をソフト的に定めることを可能として
いる。

1.他のDSPの状態レジスタ値が１つでも確認レジスタ値
と等しいとき。

2.他のDSPの状態レジスタ値が全て確認レジスタ値と等
しいとき。

これにより、各プロセッサの能力を最大限に発揮させ
ることを可能とする同期制御装置となる。

［作用］例えば、３個のプロセッサを有し、第５図に示す処理
関係図の如く処理p4を開始する条件が処理p2の条件が完
了していることであり、処理p5を開始する条件が処理p3
及び処理p4の両方の処理が完了していることであるよう
な場合においては、次のように扱う。

処理p4を行うプロセッサの確認レジスタ値には、この
値と他のプロセッサの内の一つの状態レジスタ値とが等
しい場合、当該プロセッサの同期が取れているという判
断を行うように制御情報をセットする。

また処理p5を行うプロセッサの確認レジスタ値には、
この値と他の全てのプロセッサの状態レジスタ値とが等
しい場合、当該プロセッサの同期が取れているという判
断を行うように制御情報をセットする。

そして、他のプロセッサにて処理p2の処理が完了した
ことを示す状態レジスタ値が出力されると、これと処理
p4の処理を行うプロセッサの確認レジスタ値とが一致
し、当該プロセッサにて処理p4の実行が開始される。そ
の後、処理p3及びp4の両方の実行が完了すると、これら
の各状態レジスタ値と処理p5を実行することになるプロ
セッサの確認レジスタ値とが一致することになり、これ
ゆえに当該プロセッサの同期が取れているという判断が
なされて処理p5の実行が開始されることになる。したが
って、状態レジスタ値を単に変化させるためだけの処理
p6を実行しなくて済ますことができる。

［実施例］以下、本発明の好適一実施例を添付図面に基づいて詳
述する。第１図は本発明にかかる同期制御装置を示すブ
ロック図である。

図示するごとく、この同期制御装置は、３個のDSPに
対応するための装置であり、具体的には前述の如く３個
のTI社のTM320C30と同じマルチプロセッサ用の命令及び
端子を備えるDSPを制御する同期制御装置である。この
ため、この装置は従来例において示したごときTM320C30
の動作に準拠し、同期要求信号、及び同期許可信号は
“0"が意味を持つものと仮定している。

本装置は３個のDSPに対応していることから、それぞ
れ同様な構成を有する３つのユニット、すなわちDSP1用
ユニット、DSP2用ユニット及びDSP3用ユニットよりな
り、それぞれが異なったDSPに対応している。

まず、DSP1用ユニットは一致回路10,11、３入力のOR
回路16,18及び２入力のAND回路17,19を有している。DSP
2用ユニットは一致回路12,13,3入力のOR回路20,22及び
２入力のAND回路21,23を有している。さらにDSP3用ユニ
ットは一致回路14,15,3入力のOR回路24,26及び２入力の
AND回路25,27を有している。上記各一致回路10〜15は、
第８図に示す如く同一構成を有しており、その詳細は後
述する。但し、ここでは確認レジスタ入力信号として従
来例のごとき６ビット信号ではなく７ビット信号を用い
る点が異なり、このうち第６ビット（７ビット目）が制
御ビットとして使用されることになる。

第１図に戻って、まず、１はDSP1の同期要求信号を入
力する端子である。ここに同期要求信号とは当該DSPが
同期を要求したことを示す信号である。２はDSP1の確認
レジスタよりのデータ入力であり、ここからDSP1が他の
DSPの処理状態を確認するために使用する数値、及び制
御情報が入力される。この信号は多ビット信号であり、
この例では前述の如く７ビット信号である。３はDSP1の
状態レジスタよりのデータ入力であり、ここからDSP1の
処理状態を表す数値が入力される。この信号は多ビット
信号であり、この例では６ビット信号である。

４はDSP2の同期要求信号を入力する端子である。５は
DSP2の確認レジスタよりのデータ入力であり、ここから
DSP2が他のDSPの処理状態を確認するために使用する数
値、及び制御情報が入力される。この信号は多ビット信
号であり、この例では前述の如く７ビット信号である。
６はDSP2の状態レジスタよりのデータ入力であり、ここ
からDSP2の処理状態を表す数値が入力される。この信号
は多ビット信号であり、この例では６ビット信号であ
る。

そして、７はDSP3の同期要求信号を入力する端子であ
る。８はDSP3の確認レジスタよりのデータ入力であり、
ここからDSP3が他のDSPの処理状態を確認するために使
用する数値、及び制御情報が入力される。この信号は多
ビット信号であり、この例では前述の如く７ビット信号
である。９はDSP3の確認レジスタよりのデータ入力であ
り、ここからDSP3の処理状態を表す数値が入力される。
この信号は多ビット信号であり、この例では６ビット信
号である。

次に、接続構造を記述する。

DSP1用ユニット,DSP2用ユニット,DSP3用ユニットは共
通しているので、DSP1用ユニットについて説明する。

前段の一致回路10は、DSP1の確認レジスタ値入力端子
２からの、DSP1の確認レジスタ値の内の第０ビット〜第
５ビット目と、DSP3の状態レジスタ値入力端子９からの
DSP3の状態レジスタ値とを比較して、一致したとき“0"
を出力する。

後段の一致回路11は、同じく第０ビット〜第５ビット
目のDSP1の確認レジスタ値入力端子２からのDSP1の確認
レジスタ値と、DSP2の状態レジスタ値入力端子６からの
DSP2の状態レジスタ値とを比較して、一致したとき“0"
を出力する。

一方のOR回路16は、DSP1の同期要求信号端子１からの
DSP1の同期要求信号，前段一致回路10の出力及び後段一
致回路11の出力の全てが“0"である時、即ち、DSP1に同
期要求があり、かつ第０ビット〜第５ビット目のDSP1の
確認レジスタ値と、DSP2及びDSP3の状態レジスタ値とが
等しい時“0"を出力する。

一方のAND回路17は、前段一致回路10の出力及び後段
一致回路11の出力が共に“0"の時、即ち、第０ビット〜
第５ビット目のDSP1の確認レジスタ値と、DSP2及びDSP3
の状態レジスタ値とが等しいとき“0"を出力する。

他方のOR回路18は、DSP1の同期要求信号端子１からの
DSP1の同期要求信号，一方のAND回路17の出力及びDSP1
の確認レジスタ値入力端子２からの入力のうち第６ビッ
ト目の全てが“0"の時、即ち、DSP1に同期要求があり、
かつ第０ビット〜第５ビット目のDSP1の確認レジスタ値
が、DSP2またはDSP3の状態レジスタ値のいずれか一つに
等しく、しかも第６ビット目のDSP1の確認レジスタ値が
“0"の時“0"を出力する。

出力段となる他方のAND回路19は、OR回路16またはOR
回路18の内少なくとも一方の出力が“0"の時、DSP1の同
期許可信号端子28から“0"が出力される。

即ち、DSP1の同期要求信号があり、かつ、制御ビット
“0"の時はDSP1の確認レジスタ値が、他のDSP2またはDS
P3の状態レジスタ値の内１つでも一致していれば、DSP1
への同期許可信号が出される。

また、制御ビット“1"の時は他のDSP2及びDSP3の全て
の状態レジスタ値と、DSP1の確認レジスタ値が一致した
ときに限り、DSP1への同期許可信号が出される。

以上がDSP1用ユニットの接続構造である。

DSP2用ユニット及びDSP3用ユニットにおいて異なる点
は、該当する確認レジスタ値と状態レジスタ値とが入れ
替わっている点だけである。

次に第８図に基づいて一致回路について詳述する。確
認レジスタ値入力端子に入力される確認レジスタからの
データ（以後確認データと呼ぶ）の幅は前述の如く７ビ
ットであり、上位ビットより６〜０の番号を付ける。ま
た状態レジスタ値入力端子に入力される状態レジスタか
らのデータ（以後、状態データと呼ぶ）の幅は６ビット
であり、上位ビットより５〜０の番号をつける。そし
て、確認データの最上位ビット（第６ビット）を制御ビ
ットとしてOR回路（例えばDSP1であればOR回路18）へ入
力すると共に、下位６ビット（第０ビット〜第５ビッ
ト）をそれぞれ異なった６個の排他的論理和素子（EX−
OR）70〜75へ入力する。他方、状態データの６ビット
（第０ビット〜第５ビット）もそれぞれ対応する排他的
論理和素子70〜75の未結合入力へ接続し、それぞれのビ
ットが比較される。各排他的論理和素子70〜75の出力は
OR回路76へ入力され、これらのORがとられる。したがっ
て、入力される確認データ値と状態データ値とが全く等
しいときのみ、一致回路出力が“0"となる。以上のよう
に構成された装置の動作アルゴリズムは、それぞれのDS
Pに対して共通である。動作は次の通りである。

確認レジスタ中に含まれる制御ビットが“0"であると
き、そのDSPに対する同期許可信号は、その同期要求信
号が“0"であり且つ他のDSPの内１つでも状態レジスタ
値が、制御ビットを除いた確認レジスタ値と等しいとき
に限り、“0"となる。

また、確認レジスタ中に含まれる制御ビットが“1"で
あるとき、そのDSPに対する同期許可信号は、その同期
要求信号が“0"であり且つ他の全てのDSPの状態レジス
タ値が、制御ビットを除いた確認レジスタ値と等しいと
きに限り、“0"となる。

次に、本発明の装置による動作を第7A図，第7B図及び
第7C図を用いて説明する。

DSP1,2,3の３個からなる装置において、DSP1は処理p
1,p2,p5を実行し、DSP2は処理p3を実行し、DSP3は処理p
4を実行するものとする。

各処理には次のような従属関係がある。処理p1終了
後、処理p2及びp3を実行できる。処理p2終了後、処理p4
を実行できる。処理p3及びp4終了後、処理p5を実行でき
る。

また、処理p3,p4を実行するために必要とする時間は
一定しないものとする。この関係を表したのが従来例の
説明にも用いた第５図に示す処理関係図である。

この場合において、本発明の同期制御装置では、どの
ように動作するかを時間を追って説明する。

ここで各DSPにおける状態レジスタ値は、各処理終了
時に処理番号値になると仮定する。ただし、処理p3及び
p4の終了時における状態レジスタ値は４とする。

また処理開始時の各状態レジスタ値は０とする。ここ
で、各DSPにおける確認レジスタ値の第６ビット（７ビ
ット目）は制御ビットとして使用している。簡単のため
に確認レジスタの値は制御ビットを除くレジスタ値と制
御ビットとを分離して、値＋１または値＋０の形で記述
する。ここで“＋”の後の1,0が制御ビットである。

まず、処理p4が処理３より早く終了する場合について
説明する（第7A図及び第7B図）。

処理開始時点： DSP1は処理p1を開始する。

DSP2は確認レジスタ値を“１＋0"として、同期要求信
号を“0"として待ち状態となる。（ここで制御ビット０
は、前述の如く他のDSP1,3の状態レジスタ値の内１つで
もDSP2の確認レジスタ値と一致すれば、次の処理を実行
できることを意味する） DSP3は確認レジスタ値を“２＋0"として、同期要求信
号を“0"として待ち状態となる。

処理p1終了時点： DSP1は状態レジスタ値を１（処理p1の終了を示す）と
し、処理p2を開始する。

同期制御装置はDSP1の状態レジスタ値１とDSP2の確認
レジスタ値１が等しくなり、かつその制御ビットが“0"
であることから、すなわち、１つでも一致しているの
で、DSP2に対する同期許可信号を“0"（次の処理実行の
許可を示す）とする。

DSP2は、同期制御装置から上記同期許可信号“0"を受
けて処理p3を開始する。

DSP3は無変化である。

処理p2終了時点： DSP1は状態レジスタ値を２とし、確認レジスタ値を４
＋１とし、同期要求信号を“0"として待ち状態となる。
（ここで制御ビット１は、前述の如く他の全てのDSP2,3
の状態レジスタ値がDSP1の確認レジスタ値と一致しない
かぎり、次の処理を実行できないことを意味する） DSP2は処理p3を実行中である。

同期制御装置は、DSP1の状態レジスタ値２とDSP3の確
認レジスタ値２が等しくなり、かつその制御ビットが
“0"であることから、すなわち、１つでも一致している
ので、DSP3に対する同期許可信号を“0"とする。

DSP3は同期制御装置から上記同期許可信号を受けて処
理p4を開始する。

処理p4終了時点： DSP1は待ち状態である。

DSP2は処理p3を実行中である。

DSP3は状態レジスタ値を４とし、同期要求信号を“0"
として待ち状態となる。

同期制御装置はDSP3の状態レジスタ値４とDSP1の確認
レジスタ値４が等しくなったが、処理開始時の値を保持
しているDSP2の状態レジスタ値がDSP1の確認レジスタ値
４と異なるために、すなわち、制御ビット“1"に基づ
き、他の全ての状態レジスタ値と一致するに至っていな
いため、DSP1に対する同期許可信号は“1"のままであ
る。

処理p3終了時点： DSP2は状態レジスタ値を４とし、同期要求信号を“0"
として待ち状態となる。

同期制御装置はDSP2の状態レジスタ値４及びDSP3の状
態レジスタ値４がDSP1の確認レジスタ値４と等しくなっ
たことから、即ち、全ての値が一致するに至ったので、
DSP1に対する同期許可信号を“0"とする。

DSP1は同期制御装置から上記同期許可信号を受けて処
理p5を開始する。

このように本発明によれば、従来例において単に状態
レジスタ値を変化させるためだけに用いられていた処理
６を不要にできる。

また、第7C図に示される処理p3が処理p4より早く終了
する場合も同様である。

このように各DSP毎に設けられた確認レジスタの一部
を制御ビットとして使用し、この制御ビットを切り替え
ることにより、当該DSPによる処理の開始条件を変化し
得るので、不要な処理をなくすことができ、各DSPを無
駄なく動作させることが可能となる。

この効果は複数のDSPの処理結果を１つのDSPが使用す
るような従属関係のあるマルチ・プロセッサ処理におい
て、特に有効である。

しかも、本実施例は従来の同期制御装置の能力を包含
するため、本実施例の装置を従来型の同期制御装置とし
て使用することも可能である。

なお、本発明にあっては実施例のようにDSPを３個設
けた場合に限らず、それ以上設けた場合についても適応
し得るのは勿論である。

さらに、前記実施例では回路設計上の都合で、信号
“0"に意味を持たせるようにしたが、これに限らず信号
“1"で意味を持たせるようにしてもよい。

［発明の効果］以上詳細に説明したように、本発明による同期制御装
置を使用することにより、従来の同期制御装置では不可
欠であった状態レジスタ値を変化させるだけの処理が不
要となった。従って、複数のプロセッサの同期を取る装
置において、従来の同期制御装置では困難であった、処
理時間が一定でない従属関係のある処理においても、各
DSPの持つ能力を最大限に発揮させ、無駄時間のない同
期制御を行う同期制御装置を実現できる。

【図面の簡単な説明】

第１図は本発明に係る同期制御装置を示すブロック図、
第２図は従来の同期制御装置を示すブロック図、第３図
は第２図に示す一致回路の一例を示す詳細図、第４図は
DSPにおける処理の同期を取るための信号端子と状態レ
ジスタ、確認レジスタの配置関係を示す図、第５図は処
理関係図、第6A図，第6B図及び第6C図は従来の同期制御
装置による各DSPの動作を説明する動作図、第7A図，第7
B図及び第7C図は本実施例の同期制御装置による各DSPの
動作を説明する動作図、第８図は第１図に示す一致回路
の一例を示す詳細図である。 10,11,12,13,14,15は一致回路、16,18,20,22,24,26はOR
回路、17,19,21,23,25,27はAND回路である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者安藤博美東京都港区虎ノ門１丁目７番12号沖電気工業株式会社内 (58)調査した分野(Int.Cl.⁶，ＤＢ名) G06F 15/177

Claims

(57)【特許請求の範囲】

【請求項１】複数のプロセッサを有し、各プロセッサ毎
に設けられた状態レジスタと確認レジスタとのレジスタ
値を利用して各プロセッサの同期を取るようにした同期
制御装置において、前記確認レジスタのレジスタ値の一部を制御情報として
使用することにより、当該プロセッサの同期が取れてい
ると判断する条件を、当該プロセッサの確認レジスタ値が他のプロセッサの内
の１つの状態レジスタ値と等しい場合と、当該プロセッサの確認レジスタ値が他の全てのプロセッ
サの状態レジスタ値と等しい場合とを選択し得るように構成したことを特徴とする同期制御
装置。