JPS6361359A - マルチプロセツサシステム - Google Patents
マルチプロセツサシステムInfo
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- JPS6361359A JPS6361359A JP20566986A JP20566986A JPS6361359A JP S6361359 A JPS6361359 A JP S6361359A JP 20566986 A JP20566986 A JP 20566986A JP 20566986 A JP20566986 A JP 20566986A JP S6361359 A JPS6361359 A JP S6361359A
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- JP
- Japan
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- clock signal
- signal
- external clock
- internal clock
- processors
- Prior art date
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Links
- 238000001514 detection method Methods 0.000 claims description 2
- 230000003111 delayed effect Effects 0.000 abstract description 2
- 235000019800 disodium phosphate Nutrition 0.000 description 21
- 101150052726 DSP2 gene Proteins 0.000 description 8
- 230000010363 phase shift Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 101100388212 Arabidopsis thaliana DSP3 gene Proteins 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明はマルチプロセッサシステムに関し、更に詳しく
は、外部から入力されたクロック信号を分周して内部ク
ロック信号を形成するプロセッサを複数個用いたシステ
ムにおいて、システム内の各プロセッサ間の内部クロッ
ク信号の位相を互いに合致させることのできる、マルチ
プロセッサシステムに関する。
は、外部から入力されたクロック信号を分周して内部ク
ロック信号を形成するプロセッサを複数個用いたシステ
ムにおいて、システム内の各プロセッサ間の内部クロッ
ク信号の位相を互いに合致させることのできる、マルチ
プロセッサシステムに関する。
〈従来の技術とその問題点〉
外部クロック信号がそのまま内部クロック信号となるよ
うなプロセッサにおいては、複数個のプロセッサを同時
に駆動して１つの仕事を実行させるべく、互いの内部ク
ロック信号の位相を揃えるには、用いる全てのプロセッ
サに共通の外部クロック信号を供給すればよい。
うなプロセッサにおいては、複数個のプロセッサを同時
に駆動して１つの仕事を実行させるべく、互いの内部ク
ロック信号の位相を揃えるには、用いる全てのプロセッ
サに共通の外部クロック信号を供給すればよい。
ところが、入力された外部クロック信号を分周して内部
クロック信号を形成するプロセッサを用いて、上述した
ようなシステムを構成する場合、共通の外部クロック信
号を各プロセッサに供給したのでは、各プロセンサの内
部クロック信号に位相のずれを生じる可能性があって、
プロセンサごとに各命令の１実行タイミングが異なって
しまうという問題があった。
クロック信号を形成するプロセッサを用いて、上述した
ようなシステムを構成する場合、共通の外部クロック信
号を各プロセッサに供給したのでは、各プロセンサの内
部クロック信号に位相のずれを生じる可能性があって、
プロセンサごとに各命令の１実行タイミングが異なって
しまうという問題があった。
本発明はこの問題を解消すべくなされたもので、外部ク
ロック信号を分周して内部クロック信号となすプロセッ
サを複数個用いてなるシステムにおいて、簡単な回路を
付加するだけで、システム内の各プロセッサの内部クロ
ックの位相を合わせることのできるマルチプロセッサシ
ステムの提供を目的としている。
ロック信号を分周して内部クロック信号となすプロセッ
サを複数個用いてなるシステムにおいて、簡単な回路を
付加するだけで、システム内の各プロセッサの内部クロ
ックの位相を合わせることのできるマルチプロセッサシ
ステムの提供を目的としている。
〈発明の構成〉
上記の目的を達成するための構成を、実施例に対応する
第１図を参照しつつ説明すると、本発明は、外部クロッ
ク入力端子（１１，２１，３１等）に供給された外部ク
ロック信号ＣＬ、を分周して内部クロック信号となすプ
ロセッサ（ＤＳＰＩ。
第１図を参照しつつ説明すると、本発明は、外部クロッ
ク入力端子（１１，２１，３１等）に供給された外部ク
ロック信号ＣＬ、を分周して内部クロック信号となすプ
ロセッサ（ＤＳＰＩ。
２．３等）を、複数個用いて互いに同期作動させるシス
テムであって、複数個のプロセンサのうち所定の１個の
プロセッサ（例えばＤＳＰＩ）に外部クロック信号ＣＬ
ｏを入力して、このプロセッサ１の内部クロック信号
を基準位相クロック信号ＣＬ、として導出するとともに
、このプロセッサ１を除く他のプロセッサ（ＤＳＰ２．
３）の外部クロック入力端子２１．３１にはそれぞれ、
基準位相クロック信号ＣＬ、とそれぞれ自己の内部クロ
ック信号ＣＬ、との位相のくいちがいを検出してその検
出結果に基づいて信号入力を制限する回路手段（例えば
ＥＸＯＲゲート４．フリップ・フロップ５およびＡＮＤ
ゲート６等）を介して、外部クロック信号ＣＬ、を供給
することにより、当該システム内の全プロセッサ１，２
．３の内部クロック信号ＣＬ１の位相が基準位相クロッ
ク信号ＣＬ、の位相に合致するよう構成したことによっ
て、特徴づけられる。
テムであって、複数個のプロセンサのうち所定の１個の
プロセッサ（例えばＤＳＰＩ）に外部クロック信号ＣＬ
ｏを入力して、このプロセッサ１の内部クロック信号
を基準位相クロック信号ＣＬ、として導出するとともに
、このプロセッサ１を除く他のプロセッサ（ＤＳＰ２．
３）の外部クロック入力端子２１．３１にはそれぞれ、
基準位相クロック信号ＣＬ、とそれぞれ自己の内部クロ
ック信号ＣＬ、との位相のくいちがいを検出してその検
出結果に基づいて信号入力を制限する回路手段（例えば
ＥＸＯＲゲート４．フリップ・フロップ５およびＡＮＤ
ゲート６等）を介して、外部クロック信号ＣＬ、を供給
することにより、当該システム内の全プロセッサ１，２
．３の内部クロック信号ＣＬ１の位相が基準位相クロッ
ク信号ＣＬ、の位相に合致するよう構成したことによっ
て、特徴づけられる。
〈実施例〉
本発明の実施例を、以下、図面に基づいて説明する。
第１図は本発明実施例の構成を示すブロック図である。
この実施例では、３つのデジタル・シグナルプロセッサ
（以下、ＤＳＰと称する）１，２゜３を用いてマルチプ
ロセッサシステムを構成した例を示しており、各ＤＳＰ
Ｉ、２．３は、外部クロック入力端子１１，２１．３１
に入力された外部クロック信号を１／４分周したものを
内部クロック信号として内部クロ・ツク出力端子１２．
２２゜３２から出力するよう構成され、それぞれの内部
クロック信号に同期して各種の命令を実行する。
（以下、ＤＳＰと称する）１，２゜３を用いてマルチプ
ロセッサシステムを構成した例を示しており、各ＤＳＰ
Ｉ、２．３は、外部クロック入力端子１１，２１．３１
に入力された外部クロック信号を１／４分周したものを
内部クロック信号として内部クロ・ツク出力端子１２．
２２゜３２から出力するよう構成され、それぞれの内部
クロック信号に同期して各種の命令を実行する。
さて、外部クロック発振器７から出力された外部クロッ
ク信号ＣＬ、は、ＡＮＤゲート８を介してＤＳＰ １の
外部クロック入力端子１１に入力されている。これによ
り、ＤＳＰＩはこの入力信号周波数の１／４の周波数の
内部クロック信号を形成して内部クロック出力端子１２
から出力するが、この出力信号は、ＤＳＰ２および３の
内部クロック信号を、当該出力信号と同位相にするため
の基準位相クロック信号ＣＬ、として供される。ＡＮＤ
ゲート８は、ＤＳＰ２および３の外部クロック入力端子
２１および３１の前段に設けられた各ＡＮＤゲート６に
より生ずる、外部クロック信号ＣＬ。
ク信号ＣＬ、は、ＡＮＤゲート８を介してＤＳＰ １の
外部クロック入力端子１１に入力されている。これによ
り、ＤＳＰＩはこの入力信号周波数の１／４の周波数の
内部クロック信号を形成して内部クロック出力端子１２
から出力するが、この出力信号は、ＤＳＰ２および３の
内部クロック信号を、当該出力信号と同位相にするため
の基準位相クロック信号ＣＬ、として供される。ＡＮＤ
ゲート８は、ＤＳＰ２および３の外部クロック入力端子
２１および３１の前段に設けられた各ＡＮＤゲート６に
より生ずる、外部クロック信号ＣＬ。
の位相のずれと同じずれをＤＳＰ １の外部クロック入
力端子１１への入力信号に与えて、各ＤＳＰ１．２．３
への外部クロック信号相互の位相差を無くするためのも
のであって、ＡＮＤゲート６と同じものが用いられる。
力端子１１への入力信号に与えて、各ＤＳＰ１．２．３
への外部クロック信号相互の位相差を無くするためのも
のであって、ＡＮＤゲート６と同じものが用いられる。
ＤＳＰ２および３の各外部クロック入力端子２１および
３１には、外部クロック信号ＣＬ ｏの入力の禁止／許
可の制御を行うための、互いに全く同様の論理回路が接
続されている。すなわち、ＤＳＰ２を例にとって、この
入力の禁止／許可の制御用回路について、以下、説明す
る。
３１には、外部クロック信号ＣＬ ｏの入力の禁止／許
可の制御を行うための、互いに全く同様の論理回路が接
続されている。すなわち、ＤＳＰ２を例にとって、この
入力の禁止／許可の制御用回路について、以下、説明す
る。
ＤＳＰＩの内部クロック出力である基準位相クロック信
号ＣＬ、と、ＤＳＰ２の内部クロック出力ＣＬ（がＥＸ
ＯＲゲート４に入力されている。
号ＣＬ、と、ＤＳＰ２の内部クロック出力ＣＬ（がＥＸ
ＯＲゲート４に入力されている。
このＥＸＯＲゲート４の出力は、外部クロック信号ＣＬ
、をクロック入力とするディレイド・フリップ・フロッ
プ５ （以下、Ｄ−フリップ・フロップ５と称する）の
Ｄ−人力に導かれ、外部クロ・７り信号ＣＬＯで保持さ
れる。このＤ−フリップ・フロップ５の反転出力頁が、
外部クロック信号ＣＬ０とともにＡＮＤゲート６に入力
されており、このＡＮＤゲート６の出力がＤＳＰ２の外
部クロック入力端子２１に入力されている。
、をクロック入力とするディレイド・フリップ・フロッ
プ５ （以下、Ｄ−フリップ・フロップ５と称する）の
Ｄ−人力に導かれ、外部クロ・７り信号ＣＬＯで保持さ
れる。このＤ−フリップ・フロップ５の反転出力頁が、
外部クロック信号ＣＬ０とともにＡＮＤゲート６に入力
されており、このＡＮＤゲート６の出力がＤＳＰ２の外
部クロック入力端子２１に入力されている。
以上の回路接続によると、ＤＳＰｉ ＤＳＰ２の内部
クロック信号の位相が互いに合っている場合、ＥＸＯＲ
ゲート４の出力は定常的に論理Ｏレベルとなり、Ｄ−フ
リップ・フロップ５の出力は論理１のレベルを保つ。そ
の結果、ＡＮＤゲート６は外部クロック信号ＣＬ、をそ
のまま通過させてＤＳＰ２の外部クロック入力端子２１
に供給する。つまり、ＤＳＰＩ、ＤＳＰ２の内部クロッ
ク信号の位相が互いに合致している状態においては、そ
の状態が安定して維持されることになる。
クロック信号の位相が互いに合っている場合、ＥＸＯＲ
ゲート４の出力は定常的に論理Ｏレベルとなり、Ｄ−フ
リップ・フロップ５の出力は論理１のレベルを保つ。そ
の結果、ＡＮＤゲート６は外部クロック信号ＣＬ、をそ
のまま通過させてＤＳＰ２の外部クロック入力端子２１
に供給する。つまり、ＤＳＰＩ、ＤＳＰ２の内部クロッ
ク信号の位相が互いに合致している状態においては、そ
の状態が安定して維持されることになる。
外部クロック発振器７の始動時等において、ＤＳＰｌ、
ＤＳＰ２の位相が異なった場合、ＥＸＯＲゲート４の出
力論理レベルが１となり、Ｄ−フリップ・フロップ５の
出力論理レベルがＯとなる。これによってＡＮＤゲート
６は外部クロック信号ＣＬ。
ＤＳＰ２の位相が異なった場合、ＥＸＯＲゲート４の出
力論理レベルが１となり、Ｄ−フリップ・フロップ５の
出力論理レベルがＯとなる。これによってＡＮＤゲート
６は外部クロック信号ＣＬ。
のＤＳＰ２への供給を禁止する。この状態からＤＳＰｌ
の内部クロック信号（ＣＬｒ）のレベルが変化すると、
ＥＸＯＲゲート４の出力がＯとなり、Ｄ−フリップ・フ
ロップ５の出力は外部クロック信号ＣＬ、の到来を待っ
て１となるが、この１となっている間だけＡＮＤゲート
６は外部クロック信号ＣＬ、を通過させてＤＳＰ２に供
給する。ＤＳＰ２はこの入力信号を分周して内部クロッ
ク信号ＣＬ。
の内部クロック信号（ＣＬｒ）のレベルが変化すると、
ＥＸＯＲゲート４の出力がＯとなり、Ｄ−フリップ・フ
ロップ５の出力は外部クロック信号ＣＬ、の到来を待っ
て１となるが、この１となっている間だけＡＮＤゲート
６は外部クロック信号ＣＬ、を通過させてＤＳＰ２に供
給する。ＤＳＰ２はこの入力信号を分周して内部クロッ
ク信号ＣＬ。
を形成し、ＥＸＯＲゲート４に出力することになるが、
このＤＳＰ２の内部クロック信号ＣＬ、と基準位相クロ
ック信号ＣＬ、との位相が完全に合うまで、上述の動作
を伴う不安定状態を経て、やがてＣＬ、とＣＬ、の位相
が合った、先に述べた安定状態へと移行することになる
。
このＤＳＰ２の内部クロック信号ＣＬ、と基準位相クロ
ック信号ＣＬ、との位相が完全に合うまで、上述の動作
を伴う不安定状態を経て、やがてＣＬ、とＣＬ、の位相
が合った、先に述べた安定状態へと移行することになる
。
第２図はＤＳＰＩとＤＳＰ２の内部クロック信号の位相
が次第に合ってゆく様子を、実測データで示すチャート
である。ここで、外部クロック発振器７の出力ＣＬｏの
周波数は２０Ｍｌ１ｚである。
が次第に合ってゆく様子を、実測データで示すチャート
である。ここで、外部クロック発振器７の出力ＣＬｏの
周波数は２０Ｍｌ１ｚである。
この第２図より、外部クロック発振開始から１０サイク
ル程度で、不安定状態を経てＤＳＰＩの内部クロック信
号ＣＬ、とＤＳＰ２の内部クロック信号ＣＬ、の位相が
完全に合った安定状態へと移行する様子がわかる。
ル程度で、不安定状態を経てＤＳＰＩの内部クロック信
号ＣＬ、とＤＳＰ２の内部クロック信号ＣＬ、の位相が
完全に合った安定状態へと移行する様子がわかる。
ＤＳＰ３の内部クロック信号も全く同様にしてその位相
がＣＬ、と合致する。なお、システム内に用いるＤＳＰ
の個数は３個に限られることなく、上述した機能を有す
る論理回路を、基準となる内部クロック信号を出力する
ＤＳＰ以外の各ＤＳＰに接続することにより、任意の複
数個のＤＳＰの内部クロック信号の位相を全て合わせ得
ることは勿論である。
がＣＬ、と合致する。なお、システム内に用いるＤＳＰ
の個数は３個に限られることなく、上述した機能を有す
る論理回路を、基準となる内部クロック信号を出力する
ＤＳＰ以外の各ＤＳＰに接続することにより、任意の複
数個のＤＳＰの内部クロック信号の位相を全て合わせ得
ることは勿論である。
また、本発明における、基準位相クロック信号ＣＬ、と
それぞれのＤＳＰの内部クロック信号ＣＬ。
それぞれのＤＳＰの内部クロック信号ＣＬ。
との位相のくいちがいを検出してその検出結果に基づい
て外部クロック信号ＣＬ、の入力を制限する回路は、上
述した実施例における論理回路に限定されることはな（
、例えばＥＸＯＲゲート４に替えてＥＸＮＯＲゲートを
用いるとともに、Ｄ−フリップ・フロップ５の出力をＱ
出力を用いることによっても、同様な作用を得ることが
できる。
て外部クロック信号ＣＬ、の入力を制限する回路は、上
述した実施例における論理回路に限定されることはな（
、例えばＥＸＯＲゲート４に替えてＥＸＮＯＲゲートを
用いるとともに、Ｄ−フリップ・フロップ５の出力をＱ
出力を用いることによっても、同様な作用を得ることが
できる。
更に、ＡＮＤゲート６および８をそれぞれＮＡＮＤゲー
トに置換することもでき、その外、同様の機能を有する
よう、任意の論理回路を組み合わせることによって構成
することができる。
トに置換することもでき、その外、同様の機能を有する
よう、任意の論理回路を組み合わせることによって構成
することができる。
〈発明の効果〉
以上説明したように、本発明によれば、外部クロック信
号を分周して内部クロック信号を形成するタイプのプロ
セッサであっても、簡単な回路を付加するだけで複数個
のプロセッサの内部クロックの位相を合わせることがで
き、マルチプロセッサシステム内の各プロセッサを効率
良く駆動させて命令を実行させることができる。
号を分周して内部クロック信号を形成するタイプのプロ
セッサであっても、簡単な回路を付加するだけで複数個
のプロセッサの内部クロックの位相を合わせることがで
き、マルチプロセッサシステム内の各プロセッサを効率
良く駆動させて命令を実行させることができる。
第１図は本発明実施例の構成を示すブロック図、第２図
はそのＤＳＰ １とＤＳＰ２の内部クロック信号が合致
してゆく様子を実測データで示すチャートである。 １．２．３− ＤＳＰ １１、 ２１． ３１−一外部クロック入力端子１２、
２２． ３２−内部クロック出力端子４−・ＥＸＯＲ
ゲート ５−Ｄ−フリップ・フロソブ ６、計・・ＡＮＤゲート ７−外部クロック発振器
はそのＤＳＰ １とＤＳＰ２の内部クロック信号が合致
してゆく様子を実測データで示すチャートである。 １．２．３− ＤＳＰ １１、 ２１． ３１−一外部クロック入力端子１２、
２２． ３２−内部クロック出力端子４−・ＥＸＯＲ
ゲート ５−Ｄ−フリップ・フロソブ ６、計・・ＡＮＤゲート ７−外部クロック発振器
Claims (1)
- 外部クロック入力端子に供給された外部クロック信号を
分周して内部クロック信号となすプロセッサを、複数個
用いて互いに同期作動させるシステムであって、上記複
数個のプロセッサのうち所定の１個のプロセッサに上記
外部クロック信号を入力して、このプロセッサの内部ク
ロック信号を基準位相クロック信号として導出するとと
もに、当該プロセッサを除く他のプロセッサの外部クロ
ック入力端子にはそれぞれ、上記基準位相クロック信号
とそれぞれ自己の内部クロック信号とのくいちがいを検
出してその検出結果に基づいて信号入力を制限する回路
手段を介して、上記外部クロック信号を供給することに
より、当該システムの全プロセッサの内部クロック信号
の位相が上記基準位相クロック信号の位相に合致するよ
う構成したことを特徴とする、マルチプロセッサシステ
ム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20566986A JPS6361359A (ja) | 1986-09-01 | 1986-09-01 | マルチプロセツサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20566986A JPS6361359A (ja) | 1986-09-01 | 1986-09-01 | マルチプロセツサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6361359A true JPS6361359A (ja) | 1988-03-17 |
Family
ID=16510728
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20566986A Pending JPS6361359A (ja) | 1986-09-01 | 1986-09-01 | マルチプロセツサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6361359A (ja) |
-
1986
- 1986-09-01 JP JP20566986A patent/JPS6361359A/ja active Pending
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