JPH0449424A

JPH0449424A - 命令制御方式

Info

Publication number: JPH0449424A
Application number: JP2160208A
Authority: JP
Inventors: Takahiko Uesugi; 貴彦上杉
Original assignee: NEC Computertechno Ltd
Current assignee: NEC Computertechno Ltd
Priority date: 1990-06-19
Filing date: 1990-06-19
Publication date: 1992-02-18
Anticipated expiration: 2014-01-13
Also published as: CA2044896A1; EP0463539A3; EP0463539B1; DE69128169D1; EP0463539A2; US5644745A; DE69128169T2; CA2044896C; JP2845578B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、パイプライン化した情報処理装置に関し、特
に、複数の命令を並列に実行するパイプライン化した情
報処理装置に関する。

〔従来の技術〕

従来、パイプライン化された命令制御回路では、各ステ
ージ毎に機能分担が決められていて、処理する命令がデ
ータ確定しなくても次々と命令制御回路を流れていく。

そして、計算機のいろいろな資源の確認（例えば、レジ
スタ干渉条件や汎用レジスタへの書込みパス競合）を行
って、全ての実行条件が整ったら実行指令が出されてい
る。

上記命令制御回路においては、命令を次々と実行するた
めに、同時に実行可能な命令に対応する制御情報を持ち
、あるステージを命令が通過することにより命令実行で
きるかどうかの条件が上記制御情報のフラグにセットさ
れ、そのフラグの状態により該命令が命令制御回路のス
テージを流れていく。

また、該命令制御回路においては、先行命令の結果が汎
用レジスタに未格納な状態でも同一汎用レジスタを更新
する後続命令が命令制御回路のステージを流れてきても
、先行命令の汎用レジスタへの書込みを抑止することに
より、後続命令も先行命令の結果が汎用レジスタに格納
されなくても該命令制御回路のステージを止めることな
く実行できるようになっている。

しかし、上記命令制御回路において、分岐命令以前の命
令が格納する汎用レジスタと分岐命令後の命令（分岐不
成功側）が同一汎用レジスタの結果を使用する命令列に
なっていて分岐命令により分岐成功した場合、分岐した
後の命令は分岐命令以前に汎用レジスタに格納される結
果を使用する。

これにより、まだ該命令の結果が求まっていない場合、
該命令の結果が確定するまで後続の該命令の結果を使用
する命令の実行を遅らせる必要があるため、分岐命令で
分岐命令以前のデータ確定が全て終了するまで分岐命令
の実行は遅らされている。

次に、従来例について図面を参照して説明する。

第２図は分岐成功により分岐先の命令が分岐命令以前の
データ確定待をする命令列の例を示す図、第４図は従来
例の命令制御回路のプロ・ツク図、第５図は第２図の命
令列を第４図の従来例の命令制御回路で実行した時のタ
イムチャートである。

第４図において、命令レジスタ１は命令供給回路から、
命令およびオペランドが供給され、命令レジスタ２に伝
えられる。また、各命令レジスタ１．２は命令ステージ
制御回路４および従来のデータ確定制御回路５ａ（第４
図の点線で囲まれた部分）からの制御信号により制御さ
れる。

汎用レジスタ書込み番号保持レジスタ６は汎用レジスタ
に書込みを行う命令の時使用され、汎用レジスタに格納
するレジスタでｎエントリからなり（本従来例では３エ
ン）　ＩＪと仮定）、命令レジスタ１のＸオペランドの
値を命令が命令レジスタ１から命令レジスタ２に移動す
る時出力される格納エントリ番号信号１０１により格納
する。

コンベア回路７−１は汎用レジスタ書込み番号保持レジ
スタ６と命令レジスタ１のＸオペランドとの一致を検出
し、同一レジスタ更新スタック番号保持レジスタ（本従
来例では、３ｂｉｔ構成）８に値を格納する。コンベア
回路７−２゜７−３は汎用レジスタ書込み番号保持レジ
スタ６と命令レジスタ１のＸオペランドおよび２オペラ
ンドとの一致を検出し、同一レジスタ更新レジスタ番号
保持レジスタ８の値を反転回路２０で反転した値とのＡ
ＮＤをＡＮＤ回路９−１．９−２でとり、結果を先行命
令データ使用情報保持レジスタ１０−１．１Ｏ−２（本
従来例では３ｂｉｔ構成で、１０−１の３ｂｉｔはＸオ
ペランド側の１．２．３エントリを示し、１０−２の３
ｂｉｔは２オペランド側の１．２．３エントリを示す。

）に格納する。

データ未確定情報保持レジスタ２１は格納エントリ番号
信号１０１の情報をセットし、分岐成功により命令ステ
ージの命令がキャンセルされるエントリリセット番号信
号１０２とデータ確定によりデータ確定したエントリの
リセット信号（データ確定エントリ番号信号１０３）と
のＯＲによるリセット番号信号１０４とコンベア回路７
−１の値をＯＲ回路１６でＯＲした結果、′　１゛の立
っているエントリｂｉｔをリセットするよう動作する。

そして、先行命令データ使用情報保持レジスタ１０−１
．１０−２の値とデータ未確定情報保持レジスタ２１の
値にリセット番号信号１０４をマスク（回路図では反転
回路１７とＡＮＤ回路１８−１．１８−２により実現し
ている。）した結果をＯＲ回路１９よりＯＲした結果が
１１゛ならば、命令レジスタ２ホールド１信号１０８を
介して、ＯＲ回路１４で命令レジスタ２ホールド２信号
１０９とＯＲされて、命令レジスタ２ホールド信号１０
５が立ち、命令レジスタ２を保持する。

また、命令レジスタ１に分岐命令が来た時、分岐命令レ
ジスタ１信号１０７が命令ステージ制御回路４に伝えら
れ、次タイミングで命令レジスタ２の命令を保持するた
めに命令レジスタ２ホールド２信号１０９が出力され、
命令レジスタ２の命令が保持される。

命令レジスタ２を通過した命令は、命令の実行指示が出
される第２図は、分岐命令で分岐成功して現在のデータ確定情
報が失なわれる命令列を示している。

本説明で使用する命令は、３オペランド命令を使用する
こととし、各々Ｘ＋　　ｙ＋Ｚオペランドと呼び、基本
的には’ＹＩＺオペランドで指定された汎用レジスタか
らデータを読出して演算を行い、結果をＸオペランドで
指定された汎用レジスタに格納すると決める。

第２図において、■の命令は、メモリの１００番から汎
用レジスタの１０番にデータをロードすることを意味す
る。■の命令は、汎用レジスタのＴ番の内容がＯ以下の
時ＩＣ＝５００の命令（この場合ＩＣ＝５００の命令は
■の命令と仮定）の時■の命令に分岐することを意味す
る。■の命令は、汎用レジスタの８番と９番を乗算し、
結果を１０番の汎用レジスタに格納することを意味する
。■の命令についても同様である。

従来の装置、即ち、第４図における第２図の命令列につ
いて、命令を実行すると第５図のタイムチャートを得る
。

まず、タイミング１では命令レジスタ１に■の命令がセ
ットされ、タイミング２では■の命令の結果が汎用レジ
スタの１０番に格納する命令であることから汎用レジス
タ書込み番号保持レジスタ６のエントリ１に１０の値が
セットされ、■の命令は命令レジスタ２に移動し、同時
にデータ未確定状態情報保持レジスタ２１のエントリ１
に■の命令がセットされたことにより”　１００′の値
が格納され、■の命令が新たに命令レジスタ１にセット
される。

また、タイミング２では、命令レジスタ１の命令が分岐
命令であることから分岐命令レズスタ１信号が命令ステ
ージ制御回路４に伝えられ、タイミング３で命令ステー
ジ制御回路４から出力された命令レジスタ２ホールド信
号１０５により、命令レジスタ２の命令を保持する。

尚、命令レジスタ１には後続命令の■があるので命令ス
テージ制御回路４から命令レジスタ１を保持する信号が
出力され、命令レジスタ１に保持される。タイミング５
−１７までは、各レジスタ共変化はない。

暫くして、命令レジスタ１，２に■、■の命令が保持さ
れた後、タイミング１８では■の命令の結果が汎用レジ
スタの１０番に確定する信号（データ確定信号）が届く
ことにより全データ確定信号が出力されることになり、
命令レジスタ２ホールド信号１０５が解除され、同時に
命令ステージ制御回路４から命令レジスタ１，２のレジ
スタ保持信号も解除されるので、タイミング２０で命令
レジスタ１の命令が命令レジスタ２に移動する。命令レ
ジスタ２の■の命令は実行指示がだされる。

また、■の命令は、汎用レジスタの１０番に格納する命
令であることからエントリ１に１０の値がセットされ、
同時にデータ未確定情報保持レジスタ２１に’　　１０
０’の値がセットされる。

タイミング２１では、■の命令が汎用レジスタの２０番
に格納する命令であることから汎用レジスタ書込み番号
保持レジスタ６のエントリ２に２０の値がセットされる
。

また、■の命令はｙオペランドが汎用レジスタの１０番
からデータを読出すので汎用レジスタ書込み番号保持レ
ジスタ６の値と命令レジスタ１のＶ＋ｚオペランドの値
とがオンペア回路７−２゜７−３で一致検出されｙオペ
ランドについて１１００′の値となって２オペランド側
の’　ｏｏｏ’の値と共にＡＮＤ回路９−１．９−２に
導かれるので、′　１００”と’　ｏｏｏ’の値が先行
命令データ使用情報保持レジスタ１０−１．１０−２に
格納され、同時にデータ未確定情報保持レジスタ２１の
エントリ２に１１′がセットされることにより゛　１１
０”の値が格納される。

この時、データ未確定状態情報保持レジスタ２１の値（
’１１０’）と先行命令データ使用情報保持レジスタ１
０−１　（’　１００’　）、１Ｏ−２（’　０００’
　）のＡＮＤの値が１０′ではないので、ＯＲ回路１９
によりＯＲした結果がＩｌｌになり、タイミング２２で
命令レジスタ２ホールド信号１０５により命令レジスタ
２のデータつまり■の命令が保持される。

タイミング２２では、■の分岐命令が分岐成功したか判
るので分岐不成功側の■、■の命令についてその命令を
キャンセルするために、リセツー１〇− ト番号信号１０４が出され（つまり■、■の命令が登録
されたエントリ１，２についてリセット番号信号１０４
がだされる。）、■の命令が命令レジスタ２から排除さ
れる。

分岐成功によりタイミング３１で再び命令供給回路から
■の命令が供給され、タイミング３２で■の命令が実行
される。

〔発明が解決しようとする課題〕

上述した従来のパイプライン化された命令制御方式では
、分岐命令の成功または失敗の判断が終了するまでに後
続の命令の制御情報が命令制御装置に格納されてしまう
ため、分岐命令以前の命令が格納する汎用レジスタと分
岐命令以後の命令（分岐不成功側）が同一汎用レジスタ
に結果を格納し、分岐命令により分岐した後の命令が該
汎用レジスタの結果を使用する命令列になっていて分岐
命令により分岐成功した場合、分岐した後の命令は分岐
命令以前に汎用レジスタに格納される結果を使用するこ
とになり、まだ該命令の結果が求まっていない場合、該
命令の結果が確定するまでの後続の該命令の結果を使用
する命令の実行を遅らせる必要があるために、分岐命令
で分岐命令以前の命令のデータ確定が全て終了するので
分岐命令実行は遅らされるという欠点がある。

〔課題を解決するための手段〕

本発明の命令制御方式は、命令を並列実行するために、
同時に実行可能な命令に対応する制御情報を持ち、先行
命令の結果が汎用レジスタに未格納な状態でも同一汎用
レジスタを更新する後続命令が実行できるように制御さ
れる情報処理装置において、分岐命令が実行される直前
の分岐命令以前の命令によるデータ確定情報を保持する
レジスタと、分岐成功時に分岐成功することにより実行
されない命令のデータ確定情報を上記データ確定情報と
差し替える手段とを備え、分岐命令により分岐成功した
場合分岐先の命令が分岐命令以前のデータ確定情報を参
照するように制御することを特徴としている。

〔実施例〕

本発明の実施例について図面に基づいて説明する。

パイプライン化された命令回路では、各ステージ毎に機
能分担が決められていて、処理する命令がデータ確定し
なくとも次々と命令制御回路を流していく。そして、計
算機のいろいろな資源の確認（例えば、レジスタの干渉
条件や汎用レジスタへの書込みパス競合）を行って、全
ての実行条件が整ったら実行指示が出されている。

上記命令制御回路においては、命令を次々と実行するた
めに同時に実行可能な数の制御情報を持ち、あるステー
ジを命令が通過することにより、命令実行できるかどう
かの条件が上記制御情報のフラグにセットされ、そのフ
ラグの状態により該命令が命令制御回路のステージを流
れていく。

そして、上記命令制御回路において、分岐命令以前の命
令が格納する汎用レジスタと分岐命令以後の命令（分岐
不成功側）が同一汎用レジスタに結果を格納し、分岐命
令により分岐した後の命令が該汎用レジスタの結果を使
用する命令列になっていて分岐命令により分岐成功した
場合、分岐した後の命令は分岐命令以前に汎用レジスタ
に格納される結果を使用する。

これにより、まだ該命令の結果が求まっていない場合、
該命令の結果が確定するまでの後続の該命令の結果を使
用する命令の実行を遅らせるために分岐命令直前のデー
タ確定情報を保持するレジスタと、分岐成功時に現在の
データ確定情報を分岐命令直前のデータ確定情報と差し
替える機構とを備えることにより、該命令の結果が確定
するまで後続の該命令の結果を使用する命令の実行を遅
らせることができる。

第１図は本発明の一実施例の命令制御回路のブロック図
、第２図は分岐成功により分岐先の命令が分岐命令以前
のデータ確定待をする命令列の例を示す図、第３図は第
２図の命令列を第１図の本実施例の命令制御回路で実行
した時のタイムチャートである。

第１図において、命令レジスタ１は命令供給回路から、
命令およびオペランドが供給され命令レジスタ２に伝え
られる。また、各命令レジスタ１．２は命令ステージ制
御回路４およびデータ確定制御回路５（第１図の点線で
囲まれた部分）からの制御信号により制御される。

汎用レジスタ書込み番号保持レジスタ６は汎用レジスタ
に書込みを行う命令特使用され、汎用レジスタに格納す
る番号を格納するレジスタでｎエントリからなり（本実
施例では３エントリと仮定）、命令レジスタ１のＸオペ
ランドの値を命令が命令レジスタ１から命令レジスタ２
に移動する時出力される格納エントリ番号情報１０１に
より格納する。

コンベア回路７−１は汎用レジスタ書込み番号保持レジ
スタ６と命令レジスタ１のＸオペランドとの一致を検出
し、同一レジスタ更新スタック番号保持レジスタ（本実
施例では、３ｂｉｔ構成）８に値を格納する。コンベア
回路７−２．７−３は汎用レジスタ書込み格納番号保持
レジスタ６と命令レジスタ１のＸオペランドおよび２オ
ペランドとの一致を検出し、同一レジスタ更新レジスタ
番号保持レジスタ８の値を反転回路２０で反転した値と
のＡＮＤをＡＮＤ回路９−１．９−２でＡＮＤした結果
を先行命令データ使用情報保持レジスタ１０−１．１Ｏ
−２（本実施例では３ｂｉｔ構成で、１０−１の３ｂｉ
ｔはＸオペランド側の１．２．３エントリを示し、１０
−２の３ｂｉｔはＸオペランド側の１．２．３エントリ
を示す。）に格納する。

セレクタ１３は格納エントリ番号信号１０１とデータ未
確定情報保持２レジスタ１２の値をセレクトし、分岐成
功信号１０６によりデータ未確定情報保持２レジスタ１
２をセレクトするように動作する。分岐成功信号１０６
は、命令レジスタ１および２を通過した分岐命令が分岐
成功した時に出力される。

データ未確定情報保持ルジスタ１１はセレクタ１３の立
っているｂｉｔの情報をセットし、分岐成功により命令
ステージの命令がキャンセルされるエントリリセット番
号信号１０２とデータ確定によりデータ確定したエント
リのリセット信号（データ確定エントリ番号信号１０３
）とのＯＲによるリセット番号信号１０４とコンベア回
路７−１の値をＯＲ回路１６でＯＲした結果、１゛の立
っているエントリｂｉｔをリセットするように動作する
。

データ未確定情報保持２レジスタ１２は格納エントリ番
号信号１０１の情報をセットし、リセット番号信号１０
４の立っているエントリｂｉｔをリセットするよう動作
する。

そして、先行命令データ使用情報保持レジスタ１０−１
．１０−２の値とデータ未確定情報保持ルジスタ１１値
にリセット番号信号１０４をマスク（回路図では反転回
路１７とＡＮＤ回路１８−１．１８−２により実現して
いる。）した結果をＯＲ回路１９によりＯＲした結果が
゛　１゛ならば、命令レジスタ２ホールド１信号１０８
を介して、ＯＲ回路１４で命令レジスタ２ホールド２信
号１０９とＯＲされて、命令レジスタ２ホールド信号１
０５が立ち、命令レジスタ２を保持する。

命令レジスタ２を通過した命令は、命令の実行指示が出
される。

本実施例で使用している分岐失敗について、分岐命令後
に続く命令は分岐失敗側であり、分岐成功により、再び
命令供給回路から供給される命令は分岐成功側という。

尚、分岐予測機構を備えである装置についても本発明は
有効であり、分岐命令の後に続く命令が分岐予測成功と
いう違いがあるだけである。

第２図は、分岐命令で分岐成功して現在のデータ確定情
報が分岐命令直前のデータ確定情報に差し替えられる命
令例を示している。

本実施例で使用する命令は、３オペランド命令を使用す
ることとし、各々Ｘ＋　　ｙ、Ｘオペランドと呼び、基
本的にはＶ＋ｚオペランドで指定された汎用レジスタか
らデータを読出して演算を行い、結果をＸオペランドで
指定された汎用レジスタに格納すると決める。

第２図において、■の命令は、メモリの１００番から汎
用レジスタの１０番にデータをロードすることを意味す
る。■の命令は、汎用レジスタの５番の内容がＯ以下の
時ＩＣ＝５００の命令（この場合ＩＣ＝５００の命令は
■の命令と仮定）に分岐することを意味する。■の命令
は、汎用レジスタの８番と９番を乗算し、結果を１０番
の汎用レジスタに格納することを意味する。また、■の
命令についても同様である。

本実施例の装置、即ち、第１図における第２図の命令列
について、命令を実行すると第３図のタイムチャートを
得る。

まず、タイミング１では命令レジスタ１に■の命令がセ
ットされ、タイミング２では■の命令の結果が汎用レジ
スタの１０番に格納する命令であるこさから汎用レジス
タ書込み番号保持レジスタ６のエントリ１に１０の値が
セットされ、■の命令は命令レジスタ２に移動し、同時
にデータ未確定情報保持ルジスタ１１とデータ未確定情
報保持２レジスタ１２にエントリ１に■の命令がセット
されたことにより’　　１００’の値が格納され、■の
命令が新たに命令レジスタ１にセットされる。

タイミング３は、タイミング２と同様命令レジスタの次
の命令レジスタに移動し、■の分岐命令が実行される。

タイミング４では■の命令の結果が汎用レジスタの１０
番に格納する命令であることから汎用レジスタ書込み番
号保持レジスタ６のエントリ２に１０の値がセットされ
、同時に同一レジスタ更新スタック番号保持レジスタ８
には汎用レジスタ書込み番号保持レジスタ６のエントリ
１の１０の値と命令レジスタ１のＸオペランドの１０の
値とがコンベア回路７−１で一致することにより”　１
００”の値が格納され、データ未確定情報保持ルジスタ
１１とデータ未確定情報保持２レジスタ１２はエントリ
２に■の命令がセットされたことにより′　１１０″の
値となるが、データ未確定情報保持ルジスタ１１では、
コンベア回路７−１が”　１００′によりエントリ１が
リセットされ’０１０’の値となる。

タイミング５では、■の命令の結果が汎用レジスタ２０
に格納する命令であることから汎用レジスタ書込み番号
保持レジスタ６のエントリ３に２０の値がセットされ、
データ未確定情報保持ルジスタ１１とデータ未確定情報
保持２レジスタ１２はエントリ３に■の命令がセットさ
れたことにより’　０１１”　　１１１’の値となる。

また、■の命令はｙオペランドが汎用レジスタの１０番
からデータを読出すので汎用レジスタ書込み格納番号保
持レジスタ８の値と命令レジスタ１の値とがコンベア回
路７−２で一致検出され、１１１０′の値となって２オ
ペランド側の１０００”の値と共にＡＮＤ回路９−１．
９−２に導かれる。

この時、同一レジスタ更新スタック番号保持レジスタ８
には’　１００’の値が格納されているので、この値を
反転回路２０で反転した値”０１１′とコンベア回路７
−２の値′　１１０”とをＡＮＤ回路９−１でＡＮＤさ
れることにより、０１０”の値が先行命令データ使用情
報保持レジスタ１０−１に格納され、ＡＮＤ回路９−２
の値゛０００′が先行命令データ使用情報保持レジスタ
１０−２に格納される。

そして、データ未確定状態情報保持ルジスタ１１の値（
”０１１’）と先行命令データ使用情報保持レジスタ１
０−１　（’　０１０’　）、１０−２ｌ− ２（”ＯＯＯ”）とのＡＮＤ回路１８−１．１８−２に
よるＡＮＤした結果が”０９ではないので、ＯＲ回路１
９の値はＩ　１１になり、命令レジスタ２ホールド１信
号１０８を介して、命令レジスタ２ホールド信号１０５
が出力され、タイミング６では、命令レジスタ２のデー
タつまり■の命令が保持される。

このタイミング６では、■の分岐命令が分岐成功したか
判るので分岐不成功側の■、■の命令についてその命令
をキャンセルするために、リセット番号信号１０４が出
され（つまり■、■の命令が登録されたエントリ２，３
についてリセット番号信号１０４がだされる。）、■の
命令が命令レジスタ２から排除される。

これによりデータ未確定状態情報保持ルジスタ１１の値
はａｌｌｏ’になるが、分岐成功信号によりデータ未確
定情報保持２レジスタ１２の値’　　１００’　　（エ
ントリ２，３についてリセット番号信号１０４がだされ
るので、　１１１’の値が”　１００′になる。）がデ
ータ未確定状態情報保持ルジスタ１１に格納される。

暫くして、タイミング１５で命令供給回路から■の命令
が供給されるので、タイミング１６で■の命令がレジス
タ２０に格納する命令であることがらエントリ２に２０
の値がセットされ、同時にｙオペランドが先行命令の結
果を使用するのでコンベア回路７−２で汎用レジスタ書
込み番号保持レジスタ６のエントリ１と一致することに
より先行命令データ使用情報保持レジスタ１０−１に′
１００゛の値がセットされ、データ未確定状態情報保持
ルジスタ１１の値（’１００’）と先行命令データ使用
情報保持レジスタ１０−１゜１０−２の値（”　１００
′と”ｏｏｏ’　）とのＡＮＤ回路１８−１によるＡＮ
Ｄした値が’　ａｌｌＯ′でないので、ＯＲ回路１９．
１４を経て、命令レジ２ホールド信号１０５が′工″と
なり、■の命令が命令レジスタ２で保持される。

そして、タイミング１８で■の命令のデータ確定信号が
出されてデータ未確定状態情報保持ルジスタの値が’ａ
１１０’になることにより命令レジ３ホールド信号が解
除される。そして、これにより、タイミング１８で■の
命令の保持は終了する。

尚、分岐失敗した時は分岐命令の直後の■の命令が実行
されることにより、現在のデータ未確定状態情報保持レ
ジスタ１１の値で命令のデータ未確定状態を示している
ので、そのまま分岐命令が実行されるのは言うまでもな
い。

〔発明の効果〕

以上説明したように本発明によれば、命令を並列実行す
るために、同時に実行可能な命令に対応する制御情報を
持ち、先行命令の結果が汎用レジスタに未格納な状態で
同一汎用レジスタを更新する後続命令が実行できる情報
処理装置において、分岐命令により分岐成功した場合分
岐した命令以降の命令が分岐命令以前の結果の求まって
いない命令の結果を使用できるように、分岐命令の直前
のデータ確定情報を保持するレジスタと、分岐成功時に
現在のデータ確定情報を上記データ確定情報と差し替え
る機構とを備える。これにより分岐命令で分岐成功した
場合現在のデータ確定情報を上記データ確定情報と差し
替えることにより分岐命令以降の命令が分岐命令以前の
結果が確定するまで命令実行を遅らせることができるの
で、分岐命令で分岐命令以前の命令のデータ確定が全て
終了するまで遅らせる必要はなく、分岐命令でも高速に
命令を実行できるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の命令制御回路のブロック図
、第２図は分岐成功により分岐先の命令が分岐命令以前
のデータ確定時をする命令列の例を示す図、第３図は第
２図の命令列を第１図の本実施例の命令制御回路で実行
した時のタイムチャート、第４図は従来例の命令制御回
路のブロック図、第５図は第２図の命令列を第４図の従
来例の命令制御回路で実行した時のタイムチャートであ
る。１．２・・・命令レジスタ、４・・・命令ステージ制御
回路、５・・・データ確定制御回路、５ａ・・・従来の
データ確定制御回路、６・・・汎用レジスタ書込み番号
保持レジスタ、７−１．７−２．７−３・・・コンベア
回路、８・・・同一レジスタ更新スタック番号保持レジ
スタ、９−１．９−２．１８−１．１８−−２５＝２・・・ＡＮＤ回路、１０−１．１０−２・・・先行命
令データ使用情報保持レジスタ、１１・・・データ未確
定情報保持ルジスタ、１２・・・データ未確定情報保持
２レジスタ、１３・・・セレクタ、１４，１５゜１６．
１９・・・ＯＲ回路、１７．２０・・・反転回路、２１
・・・データ未確定情報保持レジスタ、１０１・・・格
納エントリ番号信号、１０２・・・エントリリセット番
号信号、１０３・・・データ確定エン）　ＩＪ番号信号
、１０４・・・リセット番号信号、１０５・・・命令レ
ジスタ２ホールド信号、１０６・・・分岐成功信号、１
０７・・・分岐命令レジスタ１信号、１０８・・・命令
レジスタ２ホールド１信号、１０９・・・命令レジスタ
２ホールド２信号。

Claims

【特許請求の範囲】命令を並列実行するために、同時に実行可能な命令に対
応する制御情報を持ち、先行命令の結果が汎用レジスタ
に未格納な状態でも同一汎用レジスタを更新する後続命
令が実行できるように制御される情報処理装置において
、分岐命令が実行される直前の分岐命令以前の命令による
データ確定情報を保持するレジスタと、分岐成功時に分
岐成功することにより実行されない命令のデータ確定情
報を前記データ確定情報と差し替える手段とを備え、前記分岐命令により分岐成功した場合、分岐先の命令が
前記分岐命令以前のデータ確定情報を参照するように制
御することを特徴とする命令制御方式。