JPH0233175B2 - - Google Patents
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- Publication number
- JPH0233175B2 JPH0233175B2 JP58165954A JP16595483A JPH0233175B2 JP H0233175 B2 JPH0233175 B2 JP H0233175B2 JP 58165954 A JP58165954 A JP 58165954A JP 16595483 A JP16595483 A JP 16595483A JP H0233175 B2 JPH0233175 B2 JP H0233175B2
- Authority
- JP
- Japan
- Prior art keywords
- arithmetic
- data
- calculation
- units
- results
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000000034 method Methods 0.000 claims description 12
- 230000000694 effects Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
Landscapes
- Advance Control (AREA)
- Hardware Redundancy (AREA)
Description
【発明の詳細な説明】
発明の属する技術分野
本発明は演算部を複数の要素から構成し、それ
らを状況に応じて柔軟に制御し、使用することの
できる演算処理装置に関する。
らを状況に応じて柔軟に制御し、使用することの
できる演算処理装置に関する。
従来技術
大量のデータを高速で処理する従来の演算装置
では一連の処理が１マシンサイクルで処理できる
単位（ステージ）に分割され、各ステージの中間
結果が保持されながら１マシンサイクル毎に順次
処理を進めていくパイプライン方式が採用され、
各マシンサイクル毎にデータの処理結果が得られ
ている。
では一連の処理が１マシンサイクルで処理できる
単位（ステージ）に分割され、各ステージの中間
結果が保持されながら１マシンサイクル毎に順次
処理を進めていくパイプライン方式が採用され、
各マシンサイクル毎にデータの処理結果が得られ
ている。
しかしながら、一連の処理が複雑になると、そ
れだけ途中に捜入しなければならないレジスタの
数が増加し、ハードウエア量が必要以上に増大す
る。処理を高速化するためマシンサイクルを小さ
く設定した場合にも、パイプの段数が増加し、同
様の結果となる。
れだけ途中に捜入しなければならないレジスタの
数が増加し、ハードウエア量が必要以上に増大す
る。処理を高速化するためマシンサイクルを小さ
く設定した場合にも、パイプの段数が増加し、同
様の結果となる。
さらに上記データ処理機能の動作が正常かどう
かのチエツクはパリテイ予測、residue
modulothree、２重化による結果の比較等の方法
があるがいずれの方法を採用した場合でも上記デ
ータ処理機能の回路の他に機能チエツクのための
ハードウエアが必要となるという欠点がある。
かのチエツクはパリテイ予測、residue
modulothree、２重化による結果の比較等の方法
があるがいずれの方法を採用した場合でも上記デ
ータ処理機能の回路の他に機能チエツクのための
ハードウエアが必要となるという欠点がある。
従来のパイプライン方式ではマシンサイクル毎
に連続してデータを供給して演算を実行している
場合にはパイプラインの各ステージは無駄なく利
用され、ハードウエアは十分に活用されるが、デ
ータが供給されないマシンサイクルが存在する
と、データの流れに隙間が発生し、処理を実行し
ていないステージが存在することになり、ハード
ウエアの有効利用ができなくなるという欠点があ
る。
に連続してデータを供給して演算を実行している
場合にはパイプラインの各ステージは無駄なく利
用され、ハードウエアは十分に活用されるが、デ
ータが供給されないマシンサイクルが存在する
と、データの流れに隙間が発生し、処理を実行し
ていないステージが存在することになり、ハード
ウエアの有効利用ができなくなるという欠点があ
る。
発明の目的
本発明の目的は、該演算ユニツトの連続使用を
可能とするとともに演算機能のチエツクも行なえ
るようにした演算処理装置を提供することにあ
る。
可能とするとともに演算機能のチエツクも行なえ
るようにした演算処理装置を提供することにあ
る。
発明の構成
本発明の装置はデータを記憶する記憶手段と、
該記憶手段から読み出したデータを保持する複
数個のデータ保持手段と、 これらデータ保持手段のそれぞれと１対１に対
応し、該データ保持手段の保持データを複数マシ
ンサイクルで処理する演算器を上記データ保持手
段と同数備えた演算手段と、 前記複数の演算器の演算結果から目的の演算結
果を選ぶ選択手段と、 前記複数の演算結果から適当な複数出力を取り
出し、それらが同一かどうかをチエツクする比較
手段と、 前記演算手段を連続して使用するような演算が
続く処理の場合には、前記複数の演算器を順次切
り換えて使用し、前記演算手段を連続して使用し
ない場合には、前記複数の演算器のうち、空いて
いる演算器を用いて同一演算を並行して実行さ
せ、その結果を前記比較手段で、比較チエツクす
るよう前記各手段をコントロールする制御手段と
を含む。
数個のデータ保持手段と、 これらデータ保持手段のそれぞれと１対１に対
応し、該データ保持手段の保持データを複数マシ
ンサイクルで処理する演算器を上記データ保持手
段と同数備えた演算手段と、 前記複数の演算器の演算結果から目的の演算結
果を選ぶ選択手段と、 前記複数の演算結果から適当な複数出力を取り
出し、それらが同一かどうかをチエツクする比較
手段と、 前記演算手段を連続して使用するような演算が
続く処理の場合には、前記複数の演算器を順次切
り換えて使用し、前記演算手段を連続して使用し
ない場合には、前記複数の演算器のうち、空いて
いる演算器を用いて同一演算を並行して実行さ
せ、その結果を前記比較手段で、比較チエツクす
るよう前記各手段をコントロールする制御手段と
を含む。
発明の実施例
次に本発明について図面を参照して詳細に説明
する。
する。
第１図を参照すると、本発明の一実施例はユニ
ツト内に、２マシンサイクルで１演算を完了する
演算回路を２系統備えた演算ユニツトであり、任
意の時刻に読出し、書込み可能なレジスタ群１
１、このレジスタ群１１からのデータを必要な時
間保持する２個のレジスタ１２ａ、および１２
ｂ、これらレジスタ１２ａ、および１２ｂのそれ
ぞれと１対１に対応し、該レジスタに保持されて
いるデータを２マシンサイクルかけて処理する演
算回路１３ａおよび１３ｂ、これら演算回路１３
ａおよび１３ｂのそれぞれに１対１に対応し各演
算回路の出力からパリテイを生成するパリテイ生
成回路１４ａおよび１４ｂ、前記２組の演算出力
およびパリテイの組から一方を選ぶ選択回路１
５、選ばれたデータをレジスタ群１１の任意の１
つの格納するまでデータを一時保持するデータ保
持レジスタ１６、上記２組の演算回路１３ａおよ
び１３ｂに対応するパリテイ生成回路１４ａおよ
び１４ｂのそれぞれで生成されるパリテイを比較
する比較器１７、該比較器１７からの比較結果を
任意の時刻にサンプリングできるレジスタ１８、
少くとも前記各回路１２ａ，１２ｂ，１５，１６
および１８をコントロールする制御部１９とを含
む。
ツト内に、２マシンサイクルで１演算を完了する
演算回路を２系統備えた演算ユニツトであり、任
意の時刻に読出し、書込み可能なレジスタ群１
１、このレジスタ群１１からのデータを必要な時
間保持する２個のレジスタ１２ａ、および１２
ｂ、これらレジスタ１２ａ、および１２ｂのそれ
ぞれと１対１に対応し、該レジスタに保持されて
いるデータを２マシンサイクルかけて処理する演
算回路１３ａおよび１３ｂ、これら演算回路１３
ａおよび１３ｂのそれぞれに１対１に対応し各演
算回路の出力からパリテイを生成するパリテイ生
成回路１４ａおよび１４ｂ、前記２組の演算出力
およびパリテイの組から一方を選ぶ選択回路１
５、選ばれたデータをレジスタ群１１の任意の１
つの格納するまでデータを一時保持するデータ保
持レジスタ１６、上記２組の演算回路１３ａおよ
び１３ｂに対応するパリテイ生成回路１４ａおよ
び１４ｂのそれぞれで生成されるパリテイを比較
する比較器１７、該比較器１７からの比較結果を
任意の時刻にサンプリングできるレジスタ１８、
少くとも前記各回路１２ａ，１２ｂ，１５，１６
および１８をコントロールする制御部１９とを含
む。
次に本発明の動作を第１図、第２図、第３図を
用いて説明する。
用いて説明する。
最初に上記演算ユニツトを連続使用しない場合
について説明する。
について説明する。
第２図において時刻T0で演算I0の起動がかかる
と、第１図のレジスタ１２ａおよび１２ｂ、およ
び演算回路１３ａおよび１３ｂのすべてが空いて
いるので対応するオペランドO0がレジスタ１２
ａおよび１２ｂに取り込まれ演算回路１３ａおよ
び１３ｂでそれぞれ独立に演算が実行される。そ
の結果が選択回路１５を介してレジスタ１６に保
持させるとともにパリテイ生成回路１４ａおよび
１４ｂにおいて前記演算結果のそれぞれからそれ
ぞれのパリテイが生成される。該パリテイが比較
器１７で比較チエツクされ、その結果がレジスタ
１８に取り込まれる。
と、第１図のレジスタ１２ａおよび１２ｂ、およ
び演算回路１３ａおよび１３ｂのすべてが空いて
いるので対応するオペランドO0がレジスタ１２
ａおよび１２ｂに取り込まれ演算回路１３ａおよ
び１３ｂでそれぞれ独立に演算が実行される。そ
の結果が選択回路１５を介してレジスタ１６に保
持させるとともにパリテイ生成回路１４ａおよび
１４ｂにおいて前記演算結果のそれぞれからそれ
ぞれのパリテイが生成される。該パリテイが比較
器１７で比較チエツクされ、その結果がレジスタ
１８に取り込まれる。
演算の起動がかかつてから、チエツクの結果が
取り込まれるまで２マシンサイクルかかるため、
第２図に示すように上記演算ユニツトを使用する
命令の間隔が１命令以上空いている場合には上記
のようにハードウエアを２重化した形で使用して
演算回路の機能チエツクを行なうことができる。
取り込まれるまで２マシンサイクルかかるため、
第２図に示すように上記演算ユニツトを使用する
命令の間隔が１命令以上空いている場合には上記
のようにハードウエアを２重化した形で使用して
演算回路の機能チエツクを行なうことができる。
次に上記演算ユニツトを使用する命令が連続し
ている場合について説明する。
ている場合について説明する。
マシンサイクルT0で演算I0の起動がかかるとレ
ジスタ群１１から必要なオペランドO0が前記レ
ジスタ１２ａおよび１２ｂに読み出され、演算回
路１３ａおよび１３ｂによりその処理が開始され
る。次のマシンサイクルT1で同じ演算ユニツト
を使用する演算I1の起動がかかると演算回路１３
ａおよび１３ｂでは両方とも演算I0の処理を行な
つているため、一方（例えば演算回路１３ｂ）の
処理がキヤンセルされ、対応するオペランドθ1が
レジスタ１２ｂに取り込まれ演算回路１６でその
処理が開始される。さらに次のマシンサイクル
T2の終りには演算I0の処理が完了するので、選択
回路１５で演算回路１３ａおよびパリテイ生成回
路１４ａの出力が選択される。マシンサイクル
T3でデータ保持レジスタ１６に選択結果が取り
込まれると同時に演算回路１３ａがあくのでマシ
ンサイクルT2で起動をかけられた演算I2に対する
オペランドO2がレジスタ１２ａに取り込まれて
演算回路１３ａで処理が開始される。この場合、
パリテイ比較回路には、全く異なつたデータのパ
リテイが入力されているのであるから、その比較
結果は無意味であるのでレジスタ１８のストロー
ブは行なわれない。
ジスタ群１１から必要なオペランドO0が前記レ
ジスタ１２ａおよび１２ｂに読み出され、演算回
路１３ａおよび１３ｂによりその処理が開始され
る。次のマシンサイクルT1で同じ演算ユニツト
を使用する演算I1の起動がかかると演算回路１３
ａおよび１３ｂでは両方とも演算I0の処理を行な
つているため、一方（例えば演算回路１３ｂ）の
処理がキヤンセルされ、対応するオペランドθ1が
レジスタ１２ｂに取り込まれ演算回路１６でその
処理が開始される。さらに次のマシンサイクル
T2の終りには演算I0の処理が完了するので、選択
回路１５で演算回路１３ａおよびパリテイ生成回
路１４ａの出力が選択される。マシンサイクル
T3でデータ保持レジスタ１６に選択結果が取り
込まれると同時に演算回路１３ａがあくのでマシ
ンサイクルT2で起動をかけられた演算I2に対する
オペランドO2がレジスタ１２ａに取り込まれて
演算回路１３ａで処理が開始される。この場合、
パリテイ比較回路には、全く異なつたデータのパ
リテイが入力されているのであるから、その比較
結果は無意味であるのでレジスタ１８のストロー
ブは行なわれない。
次のマシンサイクルT4では、前のサイクルT3
でレジスタ１６に保持されたデータがレジスタ群
１１の目的のレジスタに転送されると同時に、同
サイクルの終りに演算回路１３ｂおよびパリテイ
生成回路１４ｂから出力される処理結果が空いた
レジスタ１６に格納される。新しいオペランド
O3がレジスタ１２ｂに取り込まれ、演算回路１
３ｂで処理が開始される。
でレジスタ１６に保持されたデータがレジスタ群
１１の目的のレジスタに転送されると同時に、同
サイクルの終りに演算回路１３ｂおよびパリテイ
生成回路１４ｂから出力される処理結果が空いた
レジスタ１６に格納される。新しいオペランド
O3がレジスタ１２ｂに取り込まれ、演算回路１
３ｂで処理が開始される。
以下同様にして第３図に示すように２系統の演
算回路が交互に使用されることにより、毎マシン
サイクルごとにデータが供給され、処理結果を得
ることができる。
算回路が交互に使用されることにより、毎マシン
サイクルごとにデータが供給され、処理結果を得
ることができる。
本発明では従来のパイプライン方式で演算回路
の途中に入つていた各ステージでのデータを保持
するフリツプフロツプを削除することにより付随
的なハードウエア量を削減している。そのため該
演算回路一系統のみでは連続的にデータを処理し
ていくことができず、該演算回路を複数系統用意
し、各マシンサイクル毎に切り換えながら使用す
ることにより連続的なデータ処理を可能にしてい
る。
の途中に入つていた各ステージでのデータを保持
するフリツプフロツプを削除することにより付随
的なハードウエア量を削減している。そのため該
演算回路一系統のみでは連続的にデータを処理し
ていくことができず、該演算回路を複数系統用意
し、各マシンサイクル毎に切り換えながら使用す
ることにより連続的なデータ処理を可能にしてい
る。
さらに、本発明では並列に置かれた演算回路が
空いている場合には同一演算を並行して実行させ
それらの演算結果が同一かどうかをなんらかの方
法で比較して演算回路の機能チエツクをも可能に
している。本実施例の比較チエツク方式では、パ
リテイビツトの比較を行なつているがチエツク方
式にとらわれない。
空いている場合には同一演算を並行して実行させ
それらの演算結果が同一かどうかをなんらかの方
法で比較して演算回路の機能チエツクをも可能に
している。本実施例の比較チエツク方式では、パ
リテイビツトの比較を行なつているがチエツク方
式にとらわれない。
このように本発明では演算とは本質的に無関係
なハードウエアを減らす一方で、演算回路を多重
化し、それらを順次切換えて使用することで毎マ
シンサイクルの演算を可能とすると同時に回路が
空いている場合にはそれらの回路を同時に使用す
ることで装置の信頼性の向上を図ることを可能に
している。
なハードウエアを減らす一方で、演算回路を多重
化し、それらを順次切換えて使用することで毎マ
シンサイクルの演算を可能とすると同時に回路が
空いている場合にはそれらの回路を同時に使用す
ることで装置の信頼性の向上を図ることを可能に
している。
発明の効果
本発明には、演算ユニツト内に、複数の同一演
算回路を備えることにより、該ユニツトを連続使
用する処理を可能にするとともに、該演算回路が
空いている場合にはそれを用いて同一演算を並行
して実行し、結果を比較することで機能チエツク
をも可能にするといつたように処理に応じてハー
ドウエア資源を柔軟に有効利用できるという効果
がある。
算回路を備えることにより、該ユニツトを連続使
用する処理を可能にするとともに、該演算回路が
空いている場合にはそれを用いて同一演算を並行
して実行し、結果を比較することで機能チエツク
をも可能にするといつたように処理に応じてハー
ドウエア資源を柔軟に有効利用できるという効果
がある。
第１図は本発明の一実施例を示す図、第２図は
第１図に示した一実施例で、演算ユニツトを使用
する命令が連続しない場合の動作を説明するため
のタイムチヤート、および第３図は第１図に示し
た一実施例で、演算ユニツトを使用する命令が連
続する場合の動作を説明するためのタイムチヤー
トである。 第１図から第３図において、１１……レジスタ
群、１２ａ，１２ｂ……読み出しデータ保持レジ
スタ、１３ａ，１３ｂ……演算回路、１４ａ，１
４ｂ……パリテイ生成回路、１５……選択回路、
１６……書き込みデータ保持レジスタ、１７……
比較回路、１８……比較結果保持レジスタ、１９
……制御回路。
第１図に示した一実施例で、演算ユニツトを使用
する命令が連続しない場合の動作を説明するため
のタイムチヤート、および第３図は第１図に示し
た一実施例で、演算ユニツトを使用する命令が連
続する場合の動作を説明するためのタイムチヤー
トである。 第１図から第３図において、１１……レジスタ
群、１２ａ，１２ｂ……読み出しデータ保持レジ
スタ、１３ａ，１３ｂ……演算回路、１４ａ，１
４ｂ……パリテイ生成回路、１５……選択回路、
１６……書き込みデータ保持レジスタ、１７……
比較回路、１８……比較結果保持レジスタ、１９
……制御回路。
Claims (1)
- 【特許請求の範囲】 １ データを記憶する記憶手段と、 該記憶手段から読み出したデータを保持する複
数個のデータ保持手段と、 これらデータ保持手段のそれぞれと１対１に対
応し、該データ保持手段の保持データを複数マシ
ンサイクルで処理する演算器を上記データ保持手
段と同数備えた演算手段と、 前記複数の演算器の演算結果から目的の演算結
果を選ぶ選択手段と、 前記複数の演算結果から適当な複数出力を取り
出し、それらが同一かどうかをチエツクする比較
手段と、 前記演算手段を連続して使用するような演算が
続く処理の場合には前記複数の演算器を順次切り
換えて使用し、また、前記演算手段を連続して使
用しない場合には、前記複数の演算器のうち、空
いている演算器を用いて同一演算を並行して実行
させ、その結果を前記比較手段で比較チエツクす
るよう前記各手段をコントロールする制御手段と
を含むことを特徴とする演算処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58165954A JPS6057436A (ja) | 1983-09-09 | 1983-09-09 | 演算処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58165954A JPS6057436A (ja) | 1983-09-09 | 1983-09-09 | 演算処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6057436A JPS6057436A (ja) | 1985-04-03 |
| JPH0233175B2 true JPH0233175B2 (ja) | 1990-07-25 |
Family
ID=15822168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58165954A Granted JPS6057436A (ja) | 1983-09-09 | 1983-09-09 | 演算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6057436A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0833842B2 (ja) * | 1987-05-01 | 1996-03-29 | 株式会社日立製作所 | 論理演算装置 |
| JPH0639305A (ja) * | 1991-12-27 | 1994-02-15 | Nissei Giken:Kk | 生ゴミ粉砕処理装置 |
| JP5185478B2 (ja) * | 2000-02-29 | 2013-04-17 | 富士通セミコンダクター株式会社 | パイプライン処理方法並びにその方法を利用するパイプライン処理装置 |
-
1983
- 1983-09-09 JP JP58165954A patent/JPS6057436A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6057436A (ja) | 1985-04-03 |
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