JPS63251848A - コンピユータ・システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ．産業上の利用分野 本発明はデータ処理システムに関し、具体的には複数の
プロセッサによる大きなメモリ・プールの別個のセクシ
ョンのアドレッシングのハードウェアによる管理に関す
る。

Ｂ．従来技術 近年データ処理装置の価格が大幅に減少したので、家庭
及び小規模事務所におけるデータ処理装置に多くの著し
い進展がみられる．しばしばパーソナル・コンピュータ
と呼ばれている、このような措置は最初１時に１タスク
を行うように利用されているたが、２以上のアプリケー
ション・プログラムが単一のマイクロプロセッサを交互
に使用するソフトウェアが利用可能になった．この解決
法は１時に２以上のタスクを遂行するが、タスクの動作
速度は勿論各タスクが単一のマイクロセッサをフルに使
用する時よりも遅い。

上述の速度の問題を解決する１つの方法はより高速のプ
ロセッサを使用することであるが、これも利用可能にな
っているデータ処理装置の進歩の１つである。しかしな
がら、成る場合には、高速なマイクロセッサの進歩より
も、このような強力なプロセッサの増強された能力をフ
ルに利用するソフトウェアの開発の方が遅れている。

現在利用できるソフトウェアはそれにもかかわらず、そ
れに向けてソフトウェアが開発された。

より基本的型の多重プロセッサを使用することによって
マルチタスキング・システム中で利用されている。多重
プロセッサが使用される時は、しかしながら何時どのよ
うな優先順位で、多重プロセッサがシステム・メモリの
ようなリソースをアクセスするかについての何等かの制
御が存在しなければならない。

単一のバスを共用する主プロセツサ及び副プロセツサ（
コプロセッサ）を利用する１つの従来のシステムでは進
歩したオペレーテング・システムの助けによって、大き
な主メモリの一部をコプロセッサ、直接メモリ・アクセ
ス・コントローラ（ＤＭＡ）及び他の知的コントローラ
のような種々の装置に割当て２いる。しがしながら、こ
のような複雑なオペレーテング・システムは普通いｂゆ
る”パーソナル・コンピュータ″とともには使用されて
いない。

多重プロセッサにメモリを割当てる他の方法は。

以下バスマスタ装置と呼ぶ、追加のプロセッサもしくは
他のインテリジェント・コントローラ毎に別個のメモリ
を与えることである。この解決法は。

たとえば、カラーもしくはグラフィック表示アダプタ・
カードの一部に見られるが、しばしばカード上にメモリ
の大部分を含んでいる。これによって、高度に複雑オペ
レーティング・システムが主メモリのスペースをアダプ
タ・カードによって与えられる機能に割当てる必要はな
くなるが、比較的大量のメモリを必要とする追加のアプ
リケーション・プログラムを同時に実行させることをも
くろんでいる汎用コプロセッサの追加が望まれている大
容量のメモリにとっては実際的解決法ではない。

Ｃ６発明が解決しようとする問題点 従って、本発明の目的は、高度に進歩したオペレーティ
ング・システムもしくはプロセッサの各々に関連するオ
ンボードの厳格な専用メモリを必要としない、大きな共
通メモリを区分もしくはページとして、バスを共用する
複数のプロセッサの各々に割当てる装置を与えることに
ある。

Ｄ１問題点を解決するための手段 本発明に従い、複数のプロセッサが大メモリの別個のペ
ージを使用する技術が与えられる。各ページの各々の中
で、プロセッサは複数の区分もしくはブロックをアドレ
スできる。従ってメモリにアクセスでき、アドレス能力
が限られている別個のプロセッサは同じアドレス範囲内
で、このメモリの複数の異なるページを利用でき、しか
も別個のプロセッサの各々について確立された別個のメ
モリ環境内に使用が局限される。

メモリ・ページに割当てられる装置には装置アドレスが
与えられ、これが装置実行順序指定（アービトレーショ
ン）バスによってバスマスタ装置レジスタに与えられる
。バスマスタ装置レジスタはメモリ・ページ・アドレス
を与え、これはパーソナル・コンピュータのアドレス・
バスによって運ばれるメモリ・アドレスと組合される。

この組合せが交換衣に印加され、変換表は特定のページ
内の特定の区分もしくはメモリのブロックを指摘する。

ページの寸法をプロセッサによってアドレス可能な最大
メモリ寸法内にあるように選択することによって、メモ
リの極めて大きなプールが別個に多くの装置に割当てら
れる多くのページを持つことができ１本発明のハードウ
ェアのレジスタと表の技術によって制御される。

Ｅ、実施例 第２図を参照するに、パーソナル・コンピュータ・シス
テムの１部のブロック図が示されている。

説明をわかりやすくするために、第２図には本発明のシ
ステムに関連する部分だけが示されているが、この分野
の専門家にとっては表示装置、及びプリンタ及びメモリ
装置のような直列もしくは並列入力／出力装置へのボー
トのような他の装置が通常全パーソナル・コンピュータ
・システムに含まれていることは明らかであろう。

第２図でバス１０は複数のデータ線、複数のアドレス線
及び複数の制御線を含む、このバス１０にはプロセッサ
１、プロセッサ２及びプロセッサ３として示された複数
のプロセッサが接続されている。さらにたとえば、マイ
クロプロセッサ駆動ハード・ディスク・コントローラの
ような知的コントローラ４もバス１０に接続されている
。　ＤＭＡコントローラ５もバス１０に接続されている
。

上述のように、装置１−５の各々を以下バスマスク装置
と呼ぶ、バス１０には木偶わるメモリ制御兼メモリ２０
が接続されている。

大メモリが複数のプロセッサによって共用される型の従
来のシステムでは高度に複雑なオペレーティング・シス
テムを使用してメモリの区分を割当て１個々のプロセッ
サで使用していた。マイクロソフト社によるＩＢＭディ
スク・オペレーテング・システムのバージョンのような
あまり複雑ではないオペレーテング・システムによって
すでに多くのコンピュータ・プログラムが使用されてい
るが、大メモリ・リソースの区分の割当てを複数のバス
マスタ装置間でディスク・オペレーテングを使用するこ
となく制御することは大きな進歩になる。それはこのオ
ペレーテング・システムの現在のバージョンがこのタス
クを実行できないからである。この割当てはオペレーテ
ング・システムにたよることなく本発明のハードウェア
によって達成できる。

第１図を参照すると、第２図のメモリ制御装置兼メモリ
２０のブロックが示される。第２図で。

バスマスタ装置レジスタ２１はメモリのアクセスを試み
る装置から装置実行順序指定（アービトレーション）ア
ドレスを受取る。このアドレスはマルチプレクサ３１か
らバス２５に沿ってレジスタ２１に受取られる。このマ
ルチプレクサ３１はバス３４に沿ってバスマスタ実行順
序指定アドレスをパーソナル・コンピュータ・バスの制
御部分から受取る。システムの初期設定中に、マルチプ
レクサ３１が選択され、バス３５を介するパーソナル・
コンピュータからのＩ１０命令によってロードされたバ
スマスタ・レジスタ２１のためのアドレスを受取るが、
通常の動作モードではマルチプレクサ３１がバスマスタ
装置順序指定アドレスをバス３４からバスマスタ装置レ
ジスタ２１にゲートする。

このバスマスタ・レジスタ２１から、メモリ・ページ・
アドレスがバス２６に沿ってマルチプレクサ２２に転送
される。マルチプレクサ２２には又バス２７を介してパ
ーソナル・コンピュータによって発生したメモリ・アド
レスの１部が印加される。このメモリ・アドレスの部分
はバスマスタ装置レジスタ２１から誘導されるメモリ・
ページ内のメモリ内のメモリの区分もしくはブロックを
指摘する。

マルチプレクサ２２は上述のページ及びブロック・アド
レスをバス２８に沿って変換表２３に印加する。システ
ムの初期設定中に、マルチプレクサ２２が選択され、セ
グメント・レジスタからバス３２を介するパーソナル・
コンピュータからの工１０命令によってロードされたア
ドレスを受取り、通常の動作モード中に、マルチプレク
サ２２はバスマスタ・レジスタ２１及び上位のパーソナ
ル・コンピュータのアドレス線を変換表２３にゲートす
る。変換表２３に印加されるページ及びブロック・アド
レスから、メモリ２４の大きなプールの特定のページ内
の特定ブロックのためのアドレスが誘導される。バス２
９に沿うメモリ２４中の意図されたページ内の特定の意
図されたブロックの７ドレシングに続き、パーソナル・
コンピュータによって発生されたメモリ・アドレスの他
の部分がバス３０に沿ってメモリ２４に印加されて、変
換表２３によってアドレスされたメモリ２４の特定のペ
ージの特定のブロック内の意図された個々のメモリ位置
をアドレスする。

マルチプレクサ３１及び２２は、たとえば、テキサス・
インスツルメント（Ｔｅｘａｓ　Ｉｎｓｔｒｕｍｅｎｔ
）社によって販売されているＡ３１５８マルチブチプレ
クサのような、普通市販されているＴＴＬ集積回路でよ
い。

変換表及びメモリ２４の特定のページ内の特定のブロッ
クをアドレスする動作をさらに説明するために、第３図
を参照されたい、第３図において、第１図のメモリ２４
は参照番号２４１を有する第１のページＯで始まり、参
照番号２６０を有する最後のページ１５に終る一連のペ
ージとして示されている。以下−膜化された変数ではな
く、特定の例示的メモリ、レジスタの寸法、表の寸法及
びバス幅の寸法を使用して説明するが、本発明はこのよ
うな特定の数値に限定されるものではないことを理解さ
れたい。

この例の場合、メモリ・ページは各々１メガバイトのメ
モリ位置を有し、ページの各々は２５６のブロックに分
割され、各ブロックは４にメモリ位置を有する。任意の
ページ内のメモリの４にブロック内の個々のメモリ位置
はアドレス・バス３０に印加される１２アドレス・ビッ
トによってアドレスされる。上述にように、これ等の１
２アドレス・ビット、０−１１はパーソナル・コンピュ
ータ（ｐｃ）によって発生した最下位のメモリ・アドレ
ス・ビットである。

この例では、１６ページが存在し、各ページは１メガバ
イトの容量を有し、２５６の４にブロックに分割されて
いて、これ等のブロックが総計４に個全メモリ内に含ま
れている。従って、ブロックのアドレッシングにはアド
レス・バス２９によって変換表２３からメモリに与えら
れる１２ビツトを必要とする。

この例で、変換表２３は４ｋＸ１３ビツトのメモリ位置
を有するランダム・アクセス・メモリである。上述のよ
うに、１３ビツトの４に個の群の各々がメモリ中の４に
ブロックの１つを表す、これ等の４にの群の各々の内の
１３ビツトのうちの１２ビツトは意図された４にブロッ
クの特定の１つをアクセスするのに使用される。さらに
これ等の４に個の群の各々の第１３番目のビットは以下
説明されるようにメモリの特定の部分のアドレッシング
を禁止するのに使用される。この場合には、変換表２３
中の４にの項目のうちの特定の１つの１３ビツトのうち
１２がアドレス・バス２９に沿って運ばれ、パーソナル
・コンピュータからアドレス・バス３０に沿って運ばれ
るアドレスによってアドレスされるべき特定のブロック
を選択する１２ビツトである。

変換表２３中には４にの項目が存在するので。

これ等の４に項目をアドレスするのに全部で１２ビツト
が使用される必要がある。これ等のビットのうち８個の
パーソナル・コンピュータのアドレス・バスから誘導さ
れ、他方これ等のビットのうち４個はバスマスタ装置レ
ジスタ２１から読取られる。これ等の１２ビツトがバス
２８に沿って変換表に送られる。

変換表は複数のページの数に等しい複数のセクションを
有するものと考えられる。従って、第３図に示したよう
に、変換表２３はメモリ中のページ０からページ１５に
対応するページＯセクション及びページ１５セクシヨン
で終る１６セクシヨンを有する。変換表２３中のページ
に対応する１６のセクションの特定の各１つはバスマス
マスク装置レジスタ２１の組合せによってアドレスされ
る。変換表２３の４にの項目を１６で割ると、変換表２
３の１６セクシヨンの各々は全部で４にの項目のうち２
５６項目を含むことがわかる。変換表２３のページ当り
の２５６項目はメモリの１つの１メガバイト・ページの
２５６個の４にブロックに対応する。パーソナル・コン
ピュータのアドレス・バスから誘導されて、バス２８を
介して変換表２３に運ばれる８ビツトのアドレス・ビッ
トは、望まれている、変換表２３のページ・セクション
内の２５６の項目−の１つを選択するのに使用される。

ＩＢＭパーソナル・コンピュータ及びＩｎｔｅ１８０８
８もしくは８０８６マイクロプロセツサを使用するＩＢ
Ｍパーソナル・コンピュータとコンパチブルである他の
パーソナル・コンピュータでは、マイクロプロセッサに
関連して全部で２０本のアドレス線が存在する。これ等
の２０本のアドレス線ではマイクロプロセッサによって
直接アドレスできるメモリの量には１メガバイトの制御
がある。ＩＢＭパーソナル・コンピュータの改良モデル
及びこれと両立可能な他のコンピュータは２４本のアド
レス線を有するＩｎｔｅ１８０２８６　マイクロプロセ
ッサを使用するが、これ等のコンピュータでの使用を意
図しているソフトウェア・アプリケーション・プログラ
ムの多くは、よりパホーマンスの低い８０８８及び８０
８６マイクロプロセツサとコンパチブルにしたいという
考えから２０本のアドレス線に限定して書かれている。

マイクロプロセッサにとっては２０本のアドレス線で１
メガバイトのメモリをアドレスすることが可能であるが
、このアドレス可能空間の成る部分は表示リフレッシュ
・バッファ及び専用メモリのようなパーソナル・コンピ
ュータの特定の用途に留保され、代表的な場合、メモリ
のアドレス可能な１メガバイトのうちｂ４０にだけがさ
一ザに利用できる。バス２８に沿ってパーソナル・コン
ピュータから変換表に運ばれる８つの最上位アドレス・
ビット１２−１９によってアドレスされる変換表２３の
各ページ・セクション中の２５６項目のうちいくつかは
、対応してユーザによってアクセスしてはならない、１
メガバイトのアドレス空間の中の特定の４にブロックを
指摘する。このために、変換表２３中の項目の各々の中
の第１３番目のビット（以下禁止ビットと呼ぶ）はアク
セスが試みられるこのメモリ空間がユーザ・プログラム
によって使用できるメモリ空間であるかどうかを示すの
に使用される。この禁止ビットは第３図の禁止制御論理
回路４０によって読取られ、この論理回路４０はこのビ
ットが禁止２進状態にカセットされていることに応答し
て、メモリのプールへのアクセスを禁止する。たとえば
、動的ランダム・アクセス・メモリの場合、禁止制御論
理回路４１は、禁止状態の禁止ビットを感知すると、メ
モリ制御回路の行アドレス選択、列アドレス選択及び書
込みイネーブル線を遮断する。

従って、主メモリをアドレスするパーソナル・コンピュ
ータ・アドレス・バスからの１２の最下位ビットと変換
表をアドレスするパーソナル・コンピュータ・アドレス
・バスからの８個の最上位ビットが１メガバイトのペー
ジをアドレスするのに必要なアドレス・ビットの総数で
ある。

次に第４図を参照して、バスマスタ装置レジスタ２１及
び装置実行順序指定アドレスに基ずくページ・アドレス
の誘導について説明する。ここでの説明の目的のために
は、メモリにアクセスできる全部で１６のプロセッサも
しくは他の知的コントローラが存在するものと仮定する
。このことは装置実行順序指定バス２５上に４つのビッ
トを必要とすることを意味する。従ってバスマスタ装置
レジスタは装置実行順序指定バス２５によって与えられ
る最大１６のアドレスに対応する１６の項目を含む、こ
のバスマスタ装置レジスタ２１によって選択されるメモ
リの１６ページが存在するので、バスマスタ装置レジス
タ２１の１６個の項目の各々は４つのページ・アドレス
・ビットを含む。

バスマスタ装置レジスタ２１中の３つのビットはユーザ
もしくはマルチタスキング・オペレーテング・システム
によって動的に変化され、複数のメモリ・ページにバス
マスタ装置のアクセスを可能とする。このようなオペレ
ーティング・システムが存在しない場合には、バスマス
タ装置レジスタ２１には最初単一の装置ドライバもしく
読取り専用メモリによって６−ドされ、その後変更でき
ない、この場合、バスマスタ装置はそれ自身に専用でき
る単一のページを有する。説明を簡単にするために、上
述の説明は具体的な数の装置、メモリ・ブロック・ペー
ジ等によってなされた０次の説明は特定の寸法及び数に
限定しない一般の場合に向けられる。

マルチプレクサ３１に提示される装置実行順序レベルは
ｎ本の線を有すると仮定すると、バスマスタ装置レジス
タ２１は２＊＊ｎ　（２のｎ乗）の深さでなければなら
ないａ　２＊＊ｍのメモリ・ページを与えたい時は、バ
スマスタ装置レジスタ２１はｍ幅となる。従ってレジス
タ２１は２＊＊ｎＸｍレジスタとなる。

主メモリが２１１＊ｑの大きさである時は、これをアド
レスするのにｑ本のアドレス線を必要とする。

ブロック寸法は２＊＊ｐの大きさであってよい、従って
（主バス）から変換表２３へ進むアドレス線の数は（ｑ
−ｐ）本なる。変換表の物理的寸法は２＊＊（ｑ−ｐ＋
ｍ）になる。

メモリの主プールは２＄＊≠の大きさとして表わせる。

変換表２３は従って（ｒ−ｐ＋１）の幅になる（１は禁
止ビットのためのものである）、従って変換表の寸法は
２＊＊（ｑ−ｐ＋１）の深さ×（ｒ　−ｐ　＋　１　）
の幅として表わせる。

以上、複数のプロセッサが別個に大きなメモリの別個の
ページを使用するメモリ割当て方法が説明された。これ
等のページの各々の中で、プロセッサはプロセッサのア
ドレス線を利用して複数の区分もしくはブロックをアド
レスできる。従って、このメモリにアクセスし、制限さ
れたアドレッシング能力を有する別個のプロセッサは同
一のアドレス範囲で複数の異なるページを利用できるが
。

それにもか＼わらず別個のプロセッサの各々のために確
立された別個のメモリ環境に局限される。

このことは別個のプロセッサによってメモリの割当てら
れたページを指摘するハードウェアのレジスタ及びメモ
リにアクセスするプロセッサによって発生するアドレス
の１部に従ってページ内の特定のメモリ・ブロックを指
摘する内蔵変換表によって達成される。

Ｆ１発明の効果 本発明に従い、高度に進歩したオペレーティング・シス
テムもしくはプロセッサの各々に関連するオンボードの
厳密に専用されるメモリを使用しない、大きな共通のメ
モリを区分もしくページとして、バスを共用する複数の
プロセッサの各々に対して割当てる装置が与えられる。

【図面の簡単な説明】

第１図は第２図に示した本発明のメモリ制御装置兼メモ
リの詳細なブロック図である。第２図は大きなメモリの
リソースの別個の部分を使用する複数のプロセッサもし
くはインテリジェント・コントローラを含むパーソナル
・°コンピュータ・システムの１部のブロック図である
。第３図は変換表及び第２図のメモリ制御装置兼メモリ
を示した図である。第４図は第２図のメモリ制御装置兼
メモリのバスマスタ装置の図である。 １．２．３・・・・プロセッサ、４・・・・インテリジ
ェント・コントローラ、５・・・・ＤＭＡコントローラ
、１０・・・・バス、２０・・・・メモリ制御装置兼メ
モリ、２１・・・・バスマスタ装置レジスタ、２２・・
・・マルチプレクサ、２３・・・・変換表、２４・・・
・メモリ、３１・・・・マルチプレクサ。 出願人　　インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人　　弁理士　　　山　　本　　仁　　朗（外１名
）

Claims (18)

【特許請求の範囲】
1. （１）共通バスに接続された複数のバスマスタ及び該バ
   スに接続可能なメモリを有するコンピュータ・システム
   において、上記複数のバスマスタの別個の１つを上記メ
   モリの別個の部分に割当てるためのシステムであつて、 （ａ）上記バスマスタの別個の１つに関連するレジスタ
   中に個々に記憶されたページ・アドレスに従って上記メ
   モリのページ部分をアドレスする手段と、 （ｂ）上記コンピュータ・システムによつて運ばれるメ
   モリ・アドレスの第１の部分で上記ページのブロック部
   分をアドレスする手段とを有する、コンピュータ・シス
   テム。
2. （２）上記コンピュータ・システムによつて運ばれる上
   記メモリ・アドレスの第２の部分により個々のメモリ位
   置をアドレスする手段を有する上記特許請求の範囲第（
   １）項記載のコンピュータ・システム。
3. （３）上記ページのブロック部分をアドレスする装置は
   上記メモリ・アドレスの上記第１の部分によつてアドレ
   スされる項目を有する変換表を有する上記特許請求の範
   囲第（２）項記載のコンピュータ・システム。
4. （４）上記メモリのページ部分をアドレスする手段は上
   記交換表を含むことを特徴とする特許請求の範囲第（３
   ）項記載のコンピュータ・システム。
5. （５）バスマスタのアドレスを上記レジスタに運ぶマル
   チプレクシング手段をさらに含むことを特徴とする上記
   特許請求の範囲第（４）項記載のコンピュータ・システ
   ム。
6. （６）上記ページ・アドレス及び上記メモリ・アドレス
   の上記第１の部分を上記変換表に運ぶためのマルチプレ
   クシング手段を含むことを特徴とする上記特許請求の範
   囲第（５）項記載のコンピュータ・システム。
7. （７）上記メモリは２＾＊＾＊ｍ（２のｍ乗）ページよ
   り成り、上記複数のバスマスタは２＾＊＾＊ｎ個存在し
   及び上記レジスタは（２＾＊＾＊ｎ）×（ｍ）のメモリ
   位置を含むことを特徴とする上記特許請求の範囲第（６
   ）項記載のコンピュータ・システム。
8. （８）上記メモリの上記ページは２＾＊＾＊ｑのメモリ
   位置を含み、上記ページのブロック部分は２＾＊＾＊ｑ
   のメモリ位置を有し、上記メモリ・アドレスの上記第１
   の部分は（ｑ−ｐ）ビットより成る上記特許請求の範囲
   第（７）項記載のコンピュータ・システム。
9. （９）上記メモリは２＾＊＾＊ｒのメモリ位置を有し、
   上記交換表は〔２＾＊＾＊（ｑ−ｐ＋ｍ）〕×（ｒ−ｐ
   ）メモリ位置より成る上記特許請求の範囲第（８）項記
   載のコンピュータ・システム。
10. （１０）上記メモリに対する読取りもしくは書込みを禁
    止するため上記メモリに接続する装置を含む上記特許請
    求の範囲第（９）項記載のコンピュータ・システム。
11. （１１）上記メモリは２＾＊＾＊のメモリ位置を含み、
    上記交換表は〔２＾＊＾＊（ｑ−ｐ＋ｍ）〕×（ｒ−ｐ
    ＋１）のメモリ位置より成り、上記追加の２＾＊＾＊（
    ｑ−ｐ＋ｍ）メモリ位置の各１つは上記ページの上記ブ
    ロック部分の１つと別個に関連し、上記禁止するための
    装置は上記追加の２＾＊＾＊（ｑ−ｐ＋ｍ）のメモリ位
    置の内容の禁止状態に応答することを特徴とする特許請
    求の範囲第（１０）項記載のコンピュータ・システム。
12. （１２）共通のバスに接続された複数のバスマスタ及び
    該バスに接続可能なメモリを有するコンピュータ・シス
    テムにおいて、上記メモリの別個の部分を上記複数のバ
    スマスタの別個の１つに割当てるため、 （ａ）上記バスマスタの別個の１つに関連するレジスタ
    中に個々に記憶したページ・アドレスに従つて上記メモ
    リのページ部分をアドレスし、 （ｂ）上記コンピュータ・システムによつて運ばれるメ
    モリ・アドレスの第１の部分によつて上記ページのブロ
    ック部分をアドレスする、 複数のバスマスタの別項の１つをメモリの別個の部分に
    割当てる方法。
13. （１３）上記コンピュータ・システムによって運ばれる
    上記メモリ・アドレスの第２の部分によって個々のメモ
    リ位置にアドレスする上記特許請求の範囲第（１２）項
    記載の方法。
14. （１４）上記ページのブロック部分のアドレス段階は上
    記メモリ・アドレスの上記第１の部分によつてアドレス
    される項目を有する変換表をアドレスすることより成る
    上記特許請求の範囲第（１３）項記載の方法。
15. （１５）上記メモリのページ部分をアドレスする段階は
    さらに上記変換表のページ部分をアドレスすることより
    成る上記特許請求の範囲の第（１４）項記載の方法。
16. （１６）バスマスタの装置アドレスを上記レジスタにマ
    ルチプレクシングによつて運ぶ段階を含む上記特許請求
    の範囲第（１５）項記載の方法。
17. （１７）上記ページ・アドレス及び上記メモリ・アドレ
    スの上記第１の部分をマルチプレクシングによつて上記
    変換表に運ぶ段階を有する上記特許請求の範囲第（１６
    ）項記載の方法。
18. （１８）上記ブロック部分に関連し、上記変換表に記憶
    されたデータに応答して上記メモリに対する読取りもし
    くは書込みを禁止する段階を有する上記特許請求の範囲
    第（１７）項記載の方法。