JP5603892B2 - メモリの微小タイリング - Google Patents

Description

本発明は、コンピュータシステムに関し、特に本発明はメモリのアクセス制御に関する。

統合メモリアーキテクチャ（ＵＭＡ）が実施されたコンピュータシステムを特徴付けるものは、ビデオメモリとしてメインメモリにアクセスするグラフィックスコントローラである。しかし、ＣＰＵのキャッシュの伝送線容量要件によってＵＭＡグラフィックスシステムのメモリ効率は制約される。たとえば、グラフィックスコントローラが一度に一個もしくは二、三個のピクセルまたはテクセル上で動作できるので、グラフィックス系にとっての理想メモリアクセス容量は４乃至１６バイトである。しかしながら、大半のメモリアーキテクチャは、ＣＰＵのメモリ効率を最適化するために６４バイトのＣＰＵキャッシュ伝送線容量用に最適化されている。その結果、平均的に、メモリから読み出されたデータの著しい量がグラフィックスコントローラに利用されないことが起こり得る。

ディスクリートグラフィックスコントローラの製造者らは、より幅の狭いメモリチャネルを用いることによりこの過剰読み出しを最小化している。しかし、この解決法は、ＵＭＡに基づいた統合グラフィックスコントローラには用い得ない。

メモリリクエスト結合メカニズムを記載する。本発明の以下の詳細な説明において、本発明の完全な理解を得るための数多くの具体的詳細を述べる。しかし、本発明はこれらの具体的詳細を用いずに実施され得ることが当業者には明らかになるであろう。他の例においては、本発明を曖昧にしないために周知の構成と装置をブロック図形式において示し、詳細には示さない。

明細書において「一実施形態」もしくは「ある実施形態」と述べた場合、当該実施形態に関連して記載された特定の特徴、構造、もしくは特性が、発明の実施形態の少なくとも一つに含まれることを示す。明細書の各所において「一実施形態においては」との成句が現れるが、必ずしも全てが同一の実施形態を示さない。

図１は、コンピュータシステム１００の一実施形態のブロック図である。コンピュータシステム１００は、インターフェース１０５に接続された中央演算処理装置（ＣＰＵ）１０２を含む。一実施形態においては、ＣＰＵ１０２は、カリフォルニア州サンタクララ所在のインテル社から入手できるペンティアム（登録商標）ＩＶプロセッサのペンティアム（登録商標）系列のプロセッサである。または、他のＣＰＵを用いてよい。たとえば、ＣＰＵ１０２を多数の処理コアを用いて実施してよい。更に他の実施形態においては、コンピュータシステム１００は、多数のＣＰＵ１０２を含んでよい。

更なる実施形態においては、インターフェース１０５にはチップセット１０７も接続される。チップセット１０７は、メモリ制御コンポーネント１１０を含む。メモリ制御コンポーネント１１０は、メインシステムメモリ１１５に接続されたメモリコントローラ１１２を含んでよい。メインシステムメモリ１１５には、データとＣＰＵ１０２またはシステム１００に含まれるその他の装置により実行される指示シーケンスが格納される。一実施形態においては、メインシステムメモリ１１５は動的ランダムアクセスメモリ（ＤＲＡＭ）を含むが、しかしメインシステムメモリ１１５をその他の種のメモリを用いて実施してよい。多数のＣＰＵ及び／又は多数のシステムメモリ等の更なる装置もインターフェース１０５に接続してよい。

メモリ制御コンポーネント１１０をインターフェースを介して入出力（Ｉ／Ｏ）制御コンポーネント１４０に接続してよい。Ｉ／Ｏ制御コンポーネント１４０はコンピュータシステム１００内のＩ／Ｏ装置へのインターフェースである。周辺コンポーネントインターコネクト（ＰＣＩ）エクスプレス、アクセラレーテッドグラフィクスポート（ＡＧＰ）、ユニバーサルシリアルバス（ＵＳＢ）、ロウピンカウント（ＬＰＣ）バス等のＩ／Ｏバス、もしくはその他のいかなるＩ／Ｏバス（不図示）においても、Ｉ／Ｏ制御コンポーネント１４０は標準のＩ／Ｏ動作を支持してよい。

一実施形態によると、グラフィックスコントローラ１６０がチップセット１０７と通信し、コンピュータシステム１００に接続された表示モニター（不図示）に映像グラフィックスを提供するために実施される。グラフィックスコントローラ１６０はビデオメモリとしてメインメモリ１１５にアクセスする。上記したように、グラフィックス系のメモリアクセス容量は理想的には４乃至１６バイトであることが多く、一方でメモリアーキテクチャはＣＰＵメモリ効率を最適化するために６４バイトＣＰＵ伝送線容量用に最適化されているので、グラフィックスシステムとＣＰＵの両方を支持するメモリ装置のメモリ効率には制約がある。

微小タイリング
一実施形態によると、メモリ制御コンポーネント１１０は、６４バイトのメモリトランザクションを維持しつつ、グラフィックス装置用にメモリリクエストの容量を小さくすることを目的とした微小タイリングを特徴とする。ＤＤＲ ＤＲＡＭ技術に基づいたもの等の標準的なメモリチャネルは、物理幅が約ｍビットである。メモリトランザクションは、全論理幅であるＭ＝ｍ＊Ｔ／８バイトに対してＴビットの伝送量を含む。各トランザクションにおけるバイトは、連続的なアドレスを有すると考えられる。以下の議論においては、幅という用語により論理幅を示す。

微小タイリングによると、Ｍバイト幅のチャネルが、幅ＮがそれぞれＭ／ＳバイトであるＳ個のサブチャネルに分割され、Ｎバイトのデータが各サブチャネル上を伝送される。各サブチャネルに対してアドレスを与えてよく、各々のアドレスのビットのうちのあるビット数Ｉがその他のサブチャネルに与えられたアドレスのうちの該当ビットと異なればよい。各サブチャネル上を伝送されるデータは、連続したアドレス領域を表していると考えられる。しかし、各サブチャネル上のデータのブロックは、必ずしも連続的なアドレス領域からのものでない。各サブチャネルは、チャネルの全メモリ位置のうちのサブセットを含む。

図２は、微小タイリングを支持するメモリ制御コンポーネント１１０の一実施形態を示す。一実施形態においては、マルチチャネルメモリサブシステムは、各チャネルについて微小タイリング用のメモリコントローラを備える。それゆえ、図２に示すように、メモリ制御コンポーネント１１０は、メモリコントローラ１１２を２個（メモリコントローラ１と２）、つまり２つのチャネルの各々に対して１個含む。各チャネルはＳ個のサブチャネルを含み、それぞれがＮバイト幅である。それゆえ、各チャネルは、Ｍ＝Ｎ＊Ｓバイト幅である。

本図において、メモリの読み出しもしくは書き込みリクエストは、２×２個のピクセルもしくはテクセルの配列を示し得る２×２個の正方形の配列として記述される。サブチャネルに割り当てられる以前のリクエストが示されている。サブチャネルへ割り当てられた後、リクエストにはサブチャネルへ割り当てられたことを示す０乃至Ｓ−１の番号が与えられる。読み出しトランザクションの場合、メモリ制御コンポーネント１１０に接続されたリクエスタ２０５へとＮバイトのリターンが発生する。

メモリ制御コンポーネント１１０は、メモリコントローラ１１２へと接続されたチャネル割り当て論理２１０を含む。チャネル割り当て２１０はリクエスタ２０５から受け取った各リクエストをメモリコントローラ１１２を介してメモリチャネル２４０へと割り当てる。更に、各メモリコントローラ１１２は、サブチャネル割り当て２１５と、リオーダバッファ２２０と、トランザクションアセンブラ２３０とを含む。それゆえ、リクエストは、図２に示すメモリコントローラ１又はメモリコントローラ２に割り当てられる。

サブチャネルアサインメント２１５は、各リクエストをメモリチャネル２４０内のサブチャネルへと割り当てる。リオーダバッファ２２０は、リクエストを収集することにより、トランザクションアセンブラ２３０による各メモリ２４０のサブチャネルへのメモリアクセスをアセンブルする試みを可能にする。一実施形態によると、各サブチャネルは、等しくＮバイト幅を有する。

図２に示すシステムの動作中、アドレスＡにおいてＮバイトのデータブロックを読み出す、もしくは書き込むためのリクエストがメモリコントローラ（１又は２）に入力し、サブチャネルに割り当てられるか、もしくはリオーダバッファ２２０に保存される。一実施形態においては、特定的サブチャネル割り当てｓを以下の処理により定義してよい。リクエストのアドレスＡを右にＰ＝ｌｏｇ_２（Ｎ）ビット分だけ移行させて新たな整数値Ａ(〜)（たとえば、Ａ(〜)＝Ａ＞＞Ｐ）を得て、ｓをＡ(〜)の最下位のＱ＝ｌｏｇ_２（Ｓ）ビット（たとえば、ｓ＝Ａ(〜)＆（（１＜＜Ｑ）−１））とする。

メモリコントローラは、リオーダバッファ２２０から読み出しリクエストをＳ個、各サブチャネルに対して１個選択することによりメモリ読み出しトランザクションを生成する。メモリコントローラは、リオーダバッファ２２０から書き込みリクエストをＳ個、各サブチャネルに対して１個選択することによりメモリ書き込みトランザクションを生成する。共有アドレスラインにより表されるアドレス部分は、トランザクション内の全てのサブチャネルリクエストについて同じである。

図３は、物理アドレスにおけるアドレスビットの解釈についての一実施形態である。Ｐ個のサブチャネルデータアドレスビットより上位のアドレスビットの共有・独立アドレスビット及びサブチャネル選択ビットへの分割は任意であるので、図３に示す共有・独立アドレスビット及びサブチャネル選択ビットの選択方法は例示目的のものである。独立アドレスビットはサブチャネル毎に異なり、また必ずしも連続的でない。サブチャネルへ送られるアドレスビットは、当該サブチャネルの共有アドレスビットと独立アドレスビットである。

図４は、１６バイトのリクエスト４個から６４バイトのトランザクションをアセンブルするメモリ制御コンポーネント１１０の一実施形態を単一のチャネルだけを含めて示す。図４は、各サブチャネルのリオーダ待ち行列として実施されるリオーダバッファ２２０を示す。しかし、その他の実施形態においては、リオーダバッファ２２０をその他のメカニズムとして実施してよい。

本実施形態においては、トランザクションアセンブラ２３０は、各サブチャネルに対して１個存在する１６Ｂのリクエストから６４Ｂのメモリリクエストを構成する。メモリリクエストを構成する１６バイトのリクエストの全てが同一の共有アドレスビットを有する。それゆえ、アセンブラ２３０は、待ち行列を調べ、リクエストが共通の共有アドレスを有するかに基づいて単一のトランザクションにアセンブルすることができるリクエストを探す。

図４に示す実施形態においては、アセンブラ２３０は、サブチャネル１ｃに対してはリクエストを見つけることができない。トランザクションを生成しようとするとき、メモリコントローラは、全てが同一の共有アドレスセグメントを有するようには（たとえば、各共有アドレスビットの値がリクエストの全部について同一であるようには）各サブチャネルに対してリクエストを探し出すことができないことがある。

対応する待ち行列においてサブチャネルに対するリクエストが見つからない場合、当該サブチャネルからの、もしくは当該サブチャネルへの伝送は行われないことになる。一実施形態においては、サブチャネルに対するリクエストが見つからない場合、任意の位置から読み出して読み出し結果を廃棄する。別の実施形態においては、サブチャネル毎に、当該チャネルに対応するリクエストが得られない場合にサブチャネルへの電力を下げるために用いる制御線を更に設けてよい。

微小タイリングメモリのサブチャネルは、共有アドレスビットとＩ個の独立アドレスビットにより決定されるいくつかのドレス領域内の不連続なメモリアドレスにアクセスすることができる。Ｉを適切に選択することにより、独立サブチャネル同士の同時並行性と情報量効率が向上し、各サブチャネルに対してＩビットのアドレス信号を繰り返すコストにも釣り合う。

図５Ａと５Ｂは、微小タイリングのパフォーマンス利益を示す。各図は、タイリングされたアドレス空間における三角形のラスタライゼーションを示しており、各小正方形が４バイトのピクセルもしくはテクセルを表す。図５Ａは、標準的メモリシステムにおいてリクエストがそれぞれ６４バイトである場合の過剰読み出しを表す。４×４個のピクセルを含む各ブロックは、メモリの６４バイト配列ブロックを表す。三角形は、５７個のピクセルにまたがる。標準的なメモリサブシステムにおいては、これら５７個のピクセルはメモリの中の１１個の（６４バイトである）ブロックに含まれる。それゆえ、これら５７個のピクセルにアクセスするためには、余分に１１９個のピクセル分の使用されないデータにアクセスする（たとえば、３２％の効率性となる）。

図５Ｂは、リクエストがそれぞれ１６バイトであり、当該リクエストの全部を微小タイリングアセンブラが利用して、使用されないサブチャネルが発生することなく６４バイトのメモリトランザクションを構成することができた場合における過剰読み出しを示す。この場合、三角形は２×２個のピクセルを含む２３個の配列に接触し、３５個のピクセル分のデータが余分にアクセスされる（たとえば、６２％の効率性となる）。微小タイリングの効果は、完全にポピュレートされるメモリトランザクションを構成できるアセンブラの性能に依存する。

微小タイリングリクエストのマッピング
上述したように、特定的サブチャネル割り当てｓを、リクエストのアドレスＡを右にＰ＝ｌｏｇ_２（Ｎ）ビット分移行させて新たな整数値Ａ(〜)（たとえば、Ａ(〜)＝Ａ＞＞Ｐ）を得て、ｓをＡ(〜)の最下位のＱ＝ｌｏｇ_２（Ｓ）ビット（たとえば、ｓ＝Ａ(〜)＆（（１＜＜Ｑ）−１））とすることにより定義してよい。図６は、線形アドレス空間の場合における特定的サブチャネル割り当ての一実施形態を示す。本実施形態においては、チャネルは４つのサブチャネルから構成されてよい（Ｓ＝４）。

図６は、線形アドレス空間の一部における、あるアドレスＡについてのサブチャネル割り当てを示しており、各小ブロックはＮバイトを表す。ブロック０はサブチャネル０に割り当てられるアドレス領域を表し、ブロック１はサブチャネル１に割り当てられるアドレス領域を表し、ブロック２はサブチャネル２に割り当てられるアドレス領域を表し、ブロック３はサブチャネル３に割り当てられるアドレス領域を表す。

図７は、特定的サブチャネル割り当ての別の実施形態を、二次元にタイリングされたアドレス空間において、再びあるアドレスＡについて示す。二次元アドレス空間タイリング法は数多く存在し、より高次元のタイリングも可能であることに注意されたい。

リクエストアドレスがサブチャネル全体に対して均等に分配されなければ特定的サブチャネル割り当ての実施は上手く行われない。たとえば、図８は、グラフィックスアプリケーションで用いられる典型的なタイリングを施されたアドレス空間における特定的サブチャネル割り当ての一実施形態を示す。

図８には、三角形の輪郭が含まれており、三角形のレンダリングの最中にアクセスされるＮバイトのブロックが示される。三角形の左側の辺と底辺に沿ったブロックへのアクセスリクエストはサブチャネル間で均等に分配されないことに注意されたい。結果として、トランザクションアセンブラ２３０は、全てのサブチャネルに対するリクエストを含む完全なトランザクションをアセンブルすることができない。

一実施形態によると、リクエストアドレスがサブチャネル全てに対して均等に分配される可能性を最大化し、それゆえ微小タイリングの情報量減少性を向上させることを目的として微小タイリングアーキテクチャに対して非特定的サブチャネル割り当てを行ってよい。

図９は、微小タイリングを実施するメモリコントローラの別の実施形態を示す。この実施形態は、各メモリコントローラにおいてサブチャネル割り当て２１５に接続されたマッピング論理９５０を設ける。上記と同様に、図９は、各サブチャネルに対してリオーダ待ち行列として実施されるリオーダバッファ２２０を示す。この構成には２つのチャネルが含まれ、それゆえ２つのメモリコントローラが含まれる。各チャネルは４つのサブチャネルを含んでおり、それぞれが１６バイト幅である。それゆえ、各チャネルは６４バイト幅である。

一実施形態にいては、マッピング論理９５０は、パターンの繰り返しを低減するためにはリクエストをいかにサブチャネルへと割り当てるべきかを示すサブチャネル割り当て２１５へと入力信号を送信する。結果として、オブジェクトがサブチャネル全てについて均等に描画され、ホットスポットが回避されるようにマッピングは変更される。別の実施形態においては、マッピング論理９５０はアドレス空間の異なる領域に対して異なるマッピングを行う。アドレス空間のある領域に対して行われたマッピングは、当該領域内のデータが関心の対象でなくなったときから、時間経過にしたがって変化させてよい。

図１０は、非特定的サブチャネルマッピングの一実施形態を示しており、ブロックは図８について上記したと同じ内容である。この場合、三角形の左側の辺と底辺に沿ったブロックへのアクセスリクエストは、サブチャネル間でより均等に分配される。このサブチャネル割り当ての効果は、微小タイリングリクエストをより効率的にメモリチャネルへとポピュレートすることにより情報量を減少させることである。同様に、線形アドレス空間の場合、適切に選択した非特定的サブチャネル割り当てマッピングにより、特にメモリアクセスが通常Ｍバイトの倍数分にまたがる場合においては、情報量を減少させることができる。

図１１は、コンピュータシステム１００の別の実施形態を示す。この実施形態においては、チップセット１０７は独立したメモリ制御コンポーネントとＩ／Ｏ制御コンポーネントに対置される単一の制御ハブ１１２０を含む。それゆえ、メモリコントローラ１１２は、ＣＰＵ１０２内に含めてよく、メモリ１１５がＣＰＵ１０２に接続されてよい。このような実施形態において、グラフィックスコントローラ１６０は制御ハブ１１２０に接続されてよく、ＣＰＵ１０２を介してメインメモリ１１５にアクセスする。

前出の記載を読了後、当業者には本発明の多様な改良や変更が必ず明らかとなるであろうが、例示目的で示され記載されたいかなる特定の実施形態も制限的なものであることを全く意図されていないことが理解されるであろう。それゆえ、多様な実施形態の詳細への言及により請求の範囲を限定することは意図されておらず、請求の範囲においては、発明にとって必須であると見做される特徴だけが記載される。

発明は、例として説明し、添付図面における図に限定されない。図面においては、類似の参照番号により類似の要素が示される。

図１は、コンピュータシステムの一実施形態のブロック図である。

図２は、メモリコントローラの一実施形態を示す。

図３は、論理仮想アドレスの一実施形態を示す。

図４は、メモリコントローラの別の実施形態を示す。

図５Ａと５Ｂは、パフォーマンス利益を示す。

図６は、特定的サブチャネル割り当ての一実施形態を示す。

図７は、特定的サブチャネル割り当ての別の実施形態を示す。

図８は、特定的サブチャネル割り当ての別の実施形態を示す。

図９は、メモリコントローラの別の実施形態を示す。

図１０は、非特定的サブチャネル割り当ての一実施形態を示す。

図１１は、コンピュータシステムの別の実施形態を示す。

Claims (30)

1. ＣＰＵ、メインメモリ及びグラフィックコントローラを有する統合メモリアーキテクチャにおいて、ビデオメモリとして前記メインメモリにアクセスする前記グラフィックコントローラおよび前記メインメモリに接続されるメモリコントローラであって、
   前記メインメモリが有するランダムアクセスメモリデバイス（ＲＡＭデバイス）における第１チャネルを、独立してアドレス指定可能な少なくとも第１および第２のサブチャネルへと分割する第１の制御コンポーネントであって、前記ＲＡＭデバイスにおける前記第１チャネルにおける複数のメモリ位置にアクセスするための前記グラフィックコントローラからの第１のリクエスト及び第２のリクエストを受け取り、全てのサブチャネルに対して均等にリクエストアドレスが分配される可能性が最大化されるように割り当てを行う第１割り当て論理と、前記第１チャネルにおける前記第１のサブチャネルにアクセスすべく前記第１のリクエストを一以上の追加のリクエストと結合し、かつ前記第１チャネルにおける前記第２のサブチャネルにアクセスすべく前記第２のリクエストを一以上の追加のリクエストと結合することにより複数のメモリリクエストを構築する第１のトランザクションアセンブラと、を有する第１の制御コンポーネントと、
   前記ＲＡＭデバイスにおける第２チャネルを、独立してアドレス指定可能な少なくとも第１および第２のサブチャネルへと分割する第２の制御コンポーネントであって、前記ＲＡＭデバイスにおける前記第２チャネルにおける複数のメモリ位置にアクセスするための前記グラフィックコントローラからの第３のリクエスト及び第４のリクエストを受け取り、全てのサブチャネルに対して均等にリクエストアドレスが分配される可能性が最大化されるように割り当てを行う第２割り当て論理と、前記第２チャネルにおける前記第１のサブチャネルにアクセスすべく前記第３のリクエストを一以上の追加のリクエストと結合し、かつ前記第２チャネルにおける前記第２のサブチャネルにアクセスすべく前記第４のリクエストを一以上の追加のリクエストと結合することにより、複数のメモリリクエストを構築する第２のトランザクションアセンブラと、を有する第２の制御コンポーネントと、
   複数の前記リクエストを保存するリオーダバッファと、
   を備え、
   前記第１及び第２のトランザクションアセンブラのそれぞれは、
   前記複数のリクエストに割り当てられた共通のアドレスに基づいて、関連する前記第１チャネルまたは前記第２チャネルにおける全てのサブチャネルへのリクエストを含むように、当該複数のリクエストを単一の完全なトランザクションへとアセンブルし、
   対応するサブチャネルへのリクエストが見つからない場合には、そのサブチャネルへのリクエストは伝送せず、見つかったリクエストを対応するサブチャネルへ伝送し、
   前記単一の完全なトランザクションの容量は前記ＣＰＵの伝送線容量と等しい、
   メモリコントローラ。
2. 複数の前記リクエストのそれぞれが、１つの独立アドレス要素と１つの共有アドレス要素とを含む、請求項１に記載のメモリコントローラ。
3. 前記独立アドレス要素は、１つのサブチャネルと関連づけられる請求項２に記載のメモリコントローラ。
4. 前記第１のリクエストは、前記第２のリクエストとは異なる複数の独立したアドレスビットを含む第１のアドレスを有する、請求項１から３のいずれか１項に記載のメモリコントローラ。
5. 各サブチャネルへと伝送されるデータは、１つの連続データブロックを表す、請求項１から４のいずれか１項に記載のメモリコントローラ。
6. 各サブチャネルにおける前記データブロックは、１つの連続的アドレス領域からのものではない、請求項５に記載のメモリコントローラ。
7. 前記リオーダバッファは、前記２以上のサブチャネルのそれぞれに対して１つ関連付けられる待ち行列を含む、請求項１から６のいずれか１項に記載のメモリコントローラ。
8. 各待ち行列には、関連付けられた１つのサブチャネルへと伝送される複数の前記リクエストが保存される、請求項７に記載のメモリコントローラ。
9. 前記第１のトランザクションアセンブラおよび前記第２のトランザクションアセンブラは、各待ち行列に保存された複数の前記リクエストをアセンブルして該複数のリクエストを前記関連付けられたサブチャネルへと伝送する、請求項８に記載のメモリコントローラ。
10. 各サブチャネルに対して１つ接続される制御線を更に含み、各制御線は、対応する１つのサブチャネルへの電力を、前記チャネルへの対応するリクエストがないときには低減させる、請求項１から９のいずれか１項に記載のメモリコントローラ。
11. 統合メモリアーキテクチャを用いたコンピュータシステムであって、
    ＣＰＵと、
    Ｍバイト幅のチャネルを１以上有する、当該システムのメインメモリとしてのランダムアクセスメモリデバイス（ＲＡＭデバイス）と、
    ビデオメモリとして前記ＲＡＭデバイスにアクセスすべく、Ｎバイト幅の複数のリクエストを伝送するグラフィックコントローラと、
    第１チャネルを、Ｎバイトの幅を有する独立してアドレス指定可能なＳ個のサブチャネルへと分割する第１の微小タイリングコンポーネントを含む第１のメモリコントローラを有し、Ｎ＝Ｍ/Ｓである、前記ＲＡＭデバイス及び前記グラフィックコントローラに結合されたメモリコントローラと
    各待ち行列に保存された前記複数のリクエストをアセンブルして該複数のリクエストを関連するサブチャネルへと伝送するトランザクションアセンブラと
    を備え、
    前記トランザクションアセンブラは、
    前記複数のリクエストに割り当てられた共通のアドレスに基づいて、関連する全ての前記サブチャネルへのリクエストを含むように、当該複数のリクエストを単一の完全なトランザクションへとアセンブルし、
    対応するサブチャネルへのリクエストが見つからない場合には、そのサブチャネルへのリクエストは伝送せずに、見つかったリクエストを対応するサブチャネルへ伝送し、
    前記単一の完全なトランザクションの容量は前記ＣＰＵの伝送線容量と等しい、
    コンピュータシステム。
12. 前記メモリコントローラは、第２チャネルをＮバイトの幅を有する独立してアドレス指定可能なＳ個のサブチャネルへと分割する第２の微小タイリングコンポーネントを含む第２のメモリコントローラを更に有し、Ｎ＝Ｍ/Ｓである、請求項１１に記載のコンピュータシステム。
13. 前記複数のリクエストのそれぞれが、１つの独立アドレス要素と１つの共有アドレス要素とを含む、請求項１１または１２に記載のコンピュータシステム。
14. 前記独立アドレス要素は、１つのサブチャネルと関連づけられる請求項１３に記載のコンピュータシステム。
15. 第１のサブチャネルへのリクエストは、第２のサブチャネルへのリクエストとは異なる複数の独立したアドレスビットを含む第１のアドレスを有する、請求項１１から１４のいずれか１項に記載のコンピュータシステム。
16. 各サブチャネルへと伝送されるデータは、１つの連続データブロックを表す、請求項１１から１５のいずれか１項に記載のコンピュータシステム。
17. 各サブチャネルにおける前記データブロックは、１つの連続的アドレス領域からのものではない、請求項１６に記載のコンピュータシステム。
18. 前記複数のリクエストを保存するリオーダバッファを更に備え、当該リオーダバッファは、２以上の前記サブチャネルのそれぞれに対して１つ関連付けられる待ち行列を含む、請求項１１から１７のいずれか１項に記載のコンピュータシステム。
19. 各待ち行列には、関連付けられた１つのサブチャネルへと伝送される前記複数のリクエストが保存される、請求項１８に記載のコンピュータシステム。
20. 各サブチャネルに対して１つ接続される制御線を更に含み、各制御線は、対応する１つのサブチャネルへの電力を、前記チャネルへの対応するリクエストがないときには低減させる、請求項１１から１９のいずれか１項に記載のコンピュータシステム。
21. 統合メモリアーキテクチャを用いたシステムであって、
    ＣＰＵと、
    グラフィックコントローラと、
    一以上のチャネルを有するランダムアクセスメモリデバイス（ＲＡＭデバイス）と、
    前記ＲＡＭデバイス及び前記グラフィックコントローラに結合されたチップセットと
    を備え、
    前記チップセットが、
    前記ＲＡＭデバイスにおける第１チャネルを、独立してアドレス指定可能な少なくとも第１および第２のサブチャネルへと分割する第１のメモリコントローラであって、前記ＲＡＭデバイスにおける前記第１チャネルにおける複数のメモリ位置にアクセスするための前記グラフィックコントローラからの第１のリクエスト及び第２のリクエストを受け取り、全てのサブチャネルに対して均等にリクエストアドレスが分配される可能性が最大化されるように割り当てを行う第１割り当て論理と、前記第１チャネルにおける前記第１のサブチャネルにアクセスすべく前記第１のリクエストを一以上の追加のリクエストと結合し、かつ前記第１チャネルにおける前記第２のサブチャネルにアクセスすべく前記第２のリクエストを一以上の追加のリクエストと結合することにより複数のメモリリクエストを構築する第１のトランザクションアセンブラと、を有する第１のメモリコントローラと、
    前記ＲＡＭデバイスにおける第２チャネルを、独立してアドレス指定可能な少なくとも第１および第２のサブチャネルへと分割する第２のメモリコントローラであって、前記ＲＡＭデバイスにおける前記第２チャネルにおける複数のメモリ位置にアクセスするための前記グラフィックコントローラからの第３のリクエスト及び第４のリクエストを受け取り、全てのサブチャネルに対して均等にリクエストアドレスが分配される可能性が最大化されるように割り当てを行う第２割り当て論理と、前記第２チャネルにおける前記第１のサブチャネルにアクセスすべく前記第３のリクエストを一以上の追加のリクエストと結合し、かつ前記第２チャネルにおける前記第２のサブチャネルにアクセスすべく前記第４のリクエストを一以上の追加のリクエストと結合することにより、複数のメモリリクエストを構築する第２のトランザクションアセンブラと、を有する第２のメモリコントローラと、
    複数の前記リクエストを保存するリオーダバッファと、
    を有し、
    前記第１及び第２のトランザクションアセンブラのそれぞれは、
    前記複数のリクエストに割り当てられた共通のアドレスに基づいて、関連する前記第１チャネルまたは前記第２チャネルにおける全てのサブチャネルへのリクエストを含むように、当該複数のリクエストを単一の完全なトランザクションへとアセンブルし、
    対応するサブチャネルへのリクエストが見つからない場合には、そのサブチャネルへのリクエストは伝送せず、見つかったリクエストを対応するサブチャネルへ伝送し、
    前記単一の完全なトランザクションの容量は前記ＣＰＵの伝送線容量と等しい、
    システム。
22. 複数の前記リクエストのそれぞれが、１つの独立アドレス要素と１つの共有アドレス要素とを含む、請求項２１に記載のシステム。
23. 前記独立アドレス要素は、１つのサブチャネルと関連づけられる請求項２２に記載のシステム。
24. 前記第１のリクエストは、前記第２のリクエストとは異なる複数の独立したアドレスビットを含む第１のアドレスを有する、請求項２１から２３のいずれか１項に記載のシステム。
25. 各サブチャネルへと伝送されるデータは、１つの連続データブロックを表す、請求項２１から２４のいずれか１項に記載のシステム。
26. 各サブチャネルにおける前記データブロックは、１つの連続的アドレス領域からのものではない、請求項２５に記載のシステム。
27. 前記リオーダバッファは、前記２以上のサブチャネルのそれぞれに対して１つ関連付けられる待ち行列を含む、請求項２１から２６のいずれか１項に記載のシステム。
28. 各待ち行列には、関連付けられた１つのサブチャネルへと伝送される複数の前記リクエストが保存される、請求項２７に記載のシステム。
29. 前記第１のトランザクションアセンブラ及び前記第２のトランザクションアセンブラは、１つの共有アドレスに基づいて、前記リオーダバッファに保存された複数の前記リクエストを結合して、該複数のリクエストを、対応するサブチャネルへと伝送する、請求項２１に記載のシステム。
30. 各サブチャネルに対して１つ接続される制御線を更に含み、各制御線は、対応する１つのサブチャネルへの電力を、前記チャネルへの対応するリクエストがないときには低減させる、請求項２１から２９のいずれか１項に記載のシステム。

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