JPH02226336A - デジタル信号処理装置 - Google Patents

デジタル信号処理装置

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JPH02226336A
JPH02226336A JP1046752A JP4675289A JPH02226336A JP H02226336 A JPH02226336 A JP H02226336A JP 1046752 A JP1046752 A JP 1046752A JP 4675289 A JP4675289 A JP 4675289A JP H02226336 A JPH02226336 A JP H02226336A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、例えばデジタルオーディオ信月等のデジタル
信号を処理するためのデジタル信号処理装置に関する。
〔発明の概要〕
本発明にかかるデジタル信号処理装置は、インストラク
ションＲＡＭ、データＲＡＭ、演算ブロック、または係
数ＲＡＭの少なくとも１つについて、アドレスレジスタ
あるいはデータレジスタを２つ以上設け、切り換え制御
手段により該２つ以」−のレジスタを切り換え制御する
ことにより、例えば高速処理、低速処理等の処理速度が
互いに異なるジョブを１チツプで効率良く処理すること
ができるため、多チップで処理するときに比べて設置場
所をとらずローコスト化が達成できる。
〔従来の技術〕
近年、デジタル変換された音響信号や映像信号等のデジ
タル信号に対して、各種のデジタル信号処理、例えばデ
ジタルフィルタ、ＦＦＴ（高速フーリエ変換）、相関関
数計算等の数値計算をリアルタイムで行うことが一般的
となり、このようなリアルタイム処理用のＤＳＰが各種
提供されている。一般にＤＳＰは、乗算や加算等の演算
処理を行うための演算ブロックと、信号処理手順となる
いわゆるマイクロプログラムが書き込まれているインス
トラクションＲＡＭと、データの書き込まれているデー
タＲＡＭと、上記演算ブロックでの演算に用いる係数が
書き込まれている係数ＲＡＭとを具備している。
そして、上記インストラクションＲＡＭから読み出され
たマイクロプログラムに応じてデータＲＡＭ及び係数Ｒ
ＡＭからデータを読み出し、上記演算ブロックにおいて
演算を行ない、デジタル信号を処理している。
（発明が解決しようとする課題〕 ところが、従来のＤＳＰは信号処理を高速に行うのが主
目的であることから、１つのジョブ、いわゆるシングル
ジョブが一般的であり、複数のジョブを実行させたり、
特に複数のジョブを速度を異ならせて実行させる場合、
■チップのＤＳＰの１つのプログラム中で実現するには
、プログラム内容が複雑化したり、ジョブの実行の変わ
り目等に無駄な実行サイクルが発生したりする。
また、このような複数のジョブを複数のＤＳＰを用いて
実行すると、該複数のＤＳＰ間のデータの交換が複雑化
したり、ＤＳＰを直列に接続する場合には時間遅れが生
じこれが問題となっていた。
更に、複数のＤＳＰを用いると、設置面積の増大やコス
ト高の問題が生じていた。
本発明は上述の問題に鑑みてなされたものであり、１チ
ツプで複数のジョブを実行できるようなデジタル信号処
理装置の提供を目的とする。
〔課題を解決するための手段〕
本発明に係るデジタル信号処理装置は、上述の課題を解
決するために、第１図に示すように、少なくともインス
ｉ・ラクションＲＡＭ３、データＲＡＭ４、演算ブロッ
ク６を有するデジタル信号処理装置であって、上記イン
ストラクションＲＡＭ３、データＲＡＭ４、演算ブロッ
ク６のうち、少なくとも１つに対してはアドレスレジス
タあるいはデータレジスタを２つ以上設け、該２つ以上
のアドレスレジスタあるいはデータレジスタをジョブ切
り換えに応じて切り換え制御することを特徴としている
。
本発明の他の特徴は、係数ＲＡＭ５を、インストラクシ
ョンＲＡＭ３、データＲＡＭ４、演算ブロック６等と共
に有するデジタル信号処理装置であって、上記係数ＲＡ
Ｍ５に対しては２つ以上のアドレスレジスタ１４ａ、１
４ｂが設けられ、該２つ以」二のアドレスレジスタ１４
ａ、１４ｂをジョブ切り換えに応じて切り換え制御する
ことを特徴としている。
〔作　用〕
このようなデジタル信号処理装置によれば、インストラ
クションＲＡＭ３、データＲＡＭ４、演算ブロック６の
少なくとも１つについて、または、更に係数ＲＡＭ５も
有しているものにおいては係数ＲＡＭ５も含む各要素３
〜６の少なくとも１つについて、アドレスレジスタある
いはデータレジスタを２つ以上設け、切り換え制御手段
により該２つ以上のレジスタをジョブ切り換えに応じて
切り換え制御することにより、例えば処理速度が互いに
異なる複数のジョブを１チツプで効率良く実行すること
ができる。
〔実施例〕
以下、本発明に係るデジタル信号処理装置の実施例につ
いて図面を参照しながら説明する。
この実施例においては、インストラクションＲＡＭ３、
データＲＡＭ４、係数ＲＡＭ５をそれぞれアクセスする
ための各アドレスレジスタをそれぞれ２つずつ設け、演
算ブロックのデータレジスタも２つ設けることにより、
２つの異なるジョブを並列実行できるようにしているが
、それぞれ３つ以上のレジスタを設けて３以上の異なる
ジョブを並列実行可能に構成してもよい。
第１図は本発明にかかるデジタル信号処理装置の一実施
例となる概略的なブロック図である。
第１図において１、デジタル信号処理装置（以下ＤＳＰ
という）は、インストラクションＲＡＭ３、データＲＡ
Ｍ４、係数ＲＡＭ５、演算ブロック６を有して構成され
ている。
インストラクションＲＡＭ３に対しては２つのアドレス
レジスタ８ａ、８ｂが設けられており、該アドレスレジ
スタ８ａ、８ｂは切り換えスイッチ９の被選択端子ａ、
ｂにそれぞれ接続されている。これらのアドレスレジス
タ８ａ、８ｂからのアドレスの一方が切り換えスイッチ
９により切り換えられてインストラクションＲＡＭ３に
送られている。切り換えスイッチ９からの出力はインク
リメント回路７を介してアドレスレジスタ８ａ。
８ｂに送られることにより、これらのインクリメント回
路７、アドレスレジスタ８ａ、８ｂは、いント回路７、
アドレスレジスタ８ａ、８ｂは、いわゆるプログラムカ
ウンクを構成している。
データＲＡＭ４に対しては、アドレスレジスタ１１ａ、
１１ｂ１切り換えスイッチ１２、アドレスジェネレータ
１３でアドレスが生成されてデータＲＡＭ４に送られる
ことにより、データアクセスが行われるようになってい
る。アドレスジェネレータ１３の出力はアドレスジェネ
レータＩｌａ。
１１ｂに送られている。
係数ＲＡＭ５に対しては、アドレスレジスタ１４ａ、１
４ｂ、切り換えスイッチ１５、アドレスジェネレータ１
６でアドレスが生成されて係数ＲＡＭ５に送られること
により、データアクセスが行われるようになっている。
アドレスジェネレータ１６の出力はアドレスジェネレー
タ１４ａ、１４ｂに送られている。
演算ブロック６には、インストラクションＲＡＭ３、デ
ータＲＡＭ４及び係数ＲＡＭ５等からの各データが例え
ばデータバス１９を介して、あるいは直接的に供給され
、これらのデータに基づいり１７ａ、１７ｂに送られる
。データレジスタ１７ａ、１７ｂからの出力は、切り換
えスイッチ１８により、一方が選択されて演算ブロック
６あるいは、データバス１９に送られる。
上記切り換えスイッチ９．１２．１５．１８は、切り換
え制御回路２により連動して切り換え制御されるように
なっている。
次にインストラクションＲＡＭａ内に書き込まれたいわ
ゆるマイクロプログラムは、第２図に示すように互いに
異なるジョブＪａとＪｂとに区分されており、これらの
ジョブＪａとＪ　ｂの各命令コードは、それぞれメモリ
番地ｎ　＋　ｎ　＋１　＋　ｎ　＋　２　＋・・・及び
ｍ　＋　ｍ　＋１１　ｍ　＋　２　＋・・・に書き込ま
れている。
このような構成を有するデジタル信号処理装置（以下Ｄ
ＳＰという）において、切り換え制御回路２は命令サイ
クルクロックに応じて動作し、例えば３命令サイクル周
期で２命令サイクルをジョブＪａに、１命令サイクルを
ジョブＪｂにそれぞれ切り換えるような切り換え制御信
号を上記各期り換えスイッチ９．１２．１５．１８に送
り、被接続端子ａ側に２命令ザイクルの間、ｂ側に１命
令サイクルの間、それぞれ切り換え接続する。
このとき、インストラクションＲＡＭ３に古き込まれた
第２図に示すようなジョブＪａとジョブＪｂとを有する
プログラムに対し、例えば第１表に示すように、３命令
サイクル周期で、２命令サイクルがジョブＪａに、１命
令ザイクルがジョブＪｂに切り換えられることにより、
速度の異なるジョブを独立に並列実行することができる
。
第１表 すなわち、インストラクションＲＡＭ３に対するアドレ
ス切り換えスイッチ９が、３命令ザイクルのうち２命令
サイクルの間、被接続端子ａ側に切り換わると、インス
トラクションＲＡＭ３のメモリ番地ｎ、ｎ＋１．ｎ＋２
．・・・に書き込まれたジョブＪａの命令コードが順次
読み出され、また上記３命令サイクルのうち残りの１命
令勺イクルの間、被接続端子す側に切り換わると、イン
ストラクションＲＡＭ３のメモリ番地ｍ　＋　ｍ　＋１
　＋　ｍ　＋　２　＋・・・に書き込まれたジョブＪｂ
の命令コードが順次読み出される。これが３命令サイク
ル周期で順次繰り返されることにより、ジョブＪａとジ
ョブＪｂとが時分割的に並列実行される。この場合の処
理速度は、ジョブＪ　ａがジョブＪｂの２倍となってお
り、互いに異なる速度のジョブを効率良く実行できるこ
とになる。
ここで、各ジョブＪａ、Ｊｂ毎に係数やデータを異なら
せたい場合には、第１図に示すように、それぞれ２つず
つのアドレスレジスタｌｌａ、１１ｂや１４ａ、１４ｂ
、あるいはデータレジスタ１７ａ、１７ｂを設け、これ
らを上記ジョブ切り換えに応じて切り換えスイッチ１２
．１５あるいは１８により切り換えるようにすればよい
。
なお、上述した実施例においては、係数ＲＡＭ５を有す
るＤＳＰについて説明しているが、命令コードのオペラ
ンド部分等に係数データが含まれており、係数ＲＡＭが
不要のＤＳＰにも本発明を適用できる。また、並列処理
される複数ジョブの数や、ジョブ切り換え周期及び各ジ
ョブに対する割当サイクル数は、任意に選択できること
ば勿論である。
〔発明の効果〕
本発明に係るデジタル信号処理装置によれば、インスト
ラクションＲＡＭ、データＲＡＭ、演算ブロックの少な
くとも１つについて、または更に係数ＲＡＭも有してい
るものにおいては係数ＲＡＭも含む各回路の少なくとも
１つについて、アドレスレジスタあるいはデータレジス
タを２つ以上設け、切り換え制御手段により該２つ以上
のレジスタをジョブ切り換えに応じて切り換え制御する
ことにより、例えば処理速度が互いに異なる複数のジョ
ブを１チツプで効率良く実行することができる。
これによって、複数のジョブを複数チップに振り分けて
行わせる場合のスペースやコストの増加を防止すること
ができ、また、複数のジョブをシリアル接続されたＤＳ
Ｐで行わせる際の時間遅れを回避することができる。
【図面の簡単な説明】
第１図は本発明に係るデジタル信号処理装置の一実施例
を示す概略的なブロック図、第２図は該実施例内のイン
ストラクションＲＡＭに書き込まれたマルチジョブプロ
グラムの一例を示す図である。 ２・・・・・・・・切り換え制御回路 ３・・・・・・・・インストラクションＲＡＭ４・・・
・・・・・データＲＡＭ ５・・・・・・・・係数ＲＡＭ ６・・・・・・・・演算ブロック ８ａ。 ８ｂ。 １　ａ、 ■ ｌｂ。 　４　ａｌ ４ｂ ・・・・・・アドレスレジスタ １７ａ、 １７ｂ・・・・・・デ タレジスタ ９． １２． １５． １８・・・・・・切り換えスイッチ

Claims (5)

    【特許請求の範囲】
  1. （１）少なくともインストラクションＲＡＭ、データＲ
    ＡＭ、演算ブロックを有するデジタル信号処理装置にお
    いて、 上記インストラクションＲＡＭ、データＲＡＭ、演算ブ
    ロックのうち、少なくとも１つに対してはアドレスレジ
    スタあるいはデータレジスタが２つ以上設けられ、 該２つ以上のアドレスレジスタあるいはデータレジスタ
    をジョブ切り換えに応じて切り換え制御することを特徴
    とするデジタル信号処理装置。
  2. （２）上記データＲＡＭに対してアドレスレジスタを２
    つ以上設け、 該２つ以上のアドレスレジスタをジョブ切り換えに応じ
    て切り換え制御することを特徴とする請求項（１）に記
    載のデジタル信号処理装置。
  3. （３）上記演算ブロックに対してデータレジスタを２つ
    以上設け、 該２つ以上のデータレジスタをジョブ切り換えに応じて
    切り換え制御することを特徴とする請求項（１）に記載
    のデジタル信号処理装置。
  4. （４）上記インストラクションＲＡＭに対してアドレス
    レジスタ、またはアドレスカウンタを２つ以上設け、 該２つ以上のアドレスレジスタ、またはアドレスカウン
    タをジョブ切り換えに応じて切り換え制御することを特
    徴とする請求項（１）に記載のデジタル信号処理装置。
  5. （５）係数ＲＡＭ、インストラクションＲＡＭ、データ
    ＲＡＭ、演算ブロックを少なくとも有するデジタル信号
    処理装置であって、 上記係数ＲＡＭに対するアドレスレジスタを２つ以上設
    け、 該２つ以上のアドレスレジスタをジョブ切り換えに応じ
    て切り換え制御することを特徴とするデジタル信号処理
    装置。
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