JPS6219967A - ベクトル処理装置 - Google Patents
ベクトル処理装置Info
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- JPS6219967A JPS6219967A JP15854585A JP15854585A JPS6219967A JP S6219967 A JPS6219967 A JP S6219967A JP 15854585 A JP15854585 A JP 15854585A JP 15854585 A JP15854585 A JP 15854585A JP S6219967 A JPS6219967 A JP S6219967A
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- JP
- Japan
- Prior art keywords
- vector
- main memory
- function
- register
- vector register
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はベクトル処理装置に係り、特に多重ループの高
速処理に好適なベクトル処理装置に関する。
速処理に好適なベクトル処理装置に関する。
従来、高速科学技術計算の目的として、ベクトル処理装
置が開発されて来た。この種のベクトル処理装置は、パ
イプライン演算器により独立に演算できる一群の処理を
連続的に行うことによって高速処理を実現している。こ
Ｎで一群の処理とは以下の如きＤｏループで記述される
処理のことをいう。
置が開発されて来た。この種のベクトル処理装置は、パ
イプライン演算器により独立に演算できる一群の処理を
連続的に行うことによって高速処理を実現している。こ
Ｎで一群の処理とは以下の如きＤｏループで記述される
処理のことをいう。
Ｄｏ １００ １＝１．Ｎ
Ａ （Ｉ） ＝Ｂ （Ｉ） ＋Ｃ（Ｔ）１００ Ｃ０
ＮＴＩＮＵＥ ベクトル処理装置の特徴として、独立な処理の数が多い
程、その処理を従来の汎用計算機で行った場合に比較し
て処理効率が向上する。反面、独立な処理の数が少いと
、ベクトル処理装置では汎用計算機に比べ処理の高速化
は期待できないばかりでなく、かえって低速になる場合
もある。このため、行列計算などで、多重ループが出現
する場合、より高速のベクトル計算を行うため多重ルー
プの構造をコンパイラによって変換し一重ループ化する
ことがある（例えば特開昭６０−１５７４７号、特開昭
６０−１５７７２号）。この変換を行うと、一般にはＤ
○制御変数の変化に関し、階段状に値が変化する数列が
必要になる。たとえば、次のような二重ループ Ｄｏ １００ Ｊ＝１．Ｎ Ｄｏ １００ Ｉ＝１．Ｍ １００ Ａ （Ｉ、 Ｊ） ＝・・・・・・・・・を
−重ループに変換する際、配列Ａの定義文がＤＩＭＥＮ
ＳＩ○ＮＡ（Ｋ、Ｌ） のようであって、Ｋ＝Ｍ、Ｌ＝Ｍの関係が成立する場合
には、単に、 Ｄｏ １００ ＫＫ＝１．Ｎ＊Ｍ １００ ＡＬ （ＫＫ）＝・・・・・・・・・のよう
に新しいＤＯ制御変数ＫＫを用いてｍｍループに変換で
きる。二＼で、配列ＡＬは配列Ａを一次元にならべ換え
たものである（ＦＯＲＴＲＡＮ言語テハ配列ＡＬを配列
ＡにＥＱＵＩＶＡＬＥＮＣＥ文で重ね合せればよい）。
ＮＴＩＮＵＥ ベクトル処理装置の特徴として、独立な処理の数が多い
程、その処理を従来の汎用計算機で行った場合に比較し
て処理効率が向上する。反面、独立な処理の数が少いと
、ベクトル処理装置では汎用計算機に比べ処理の高速化
は期待できないばかりでなく、かえって低速になる場合
もある。このため、行列計算などで、多重ループが出現
する場合、より高速のベクトル計算を行うため多重ルー
プの構造をコンパイラによって変換し一重ループ化する
ことがある（例えば特開昭６０−１５７４７号、特開昭
６０−１５７７２号）。この変換を行うと、一般にはＤ
○制御変数の変化に関し、階段状に値が変化する数列が
必要になる。たとえば、次のような二重ループ Ｄｏ １００ Ｊ＝１．Ｎ Ｄｏ １００ Ｉ＝１．Ｍ １００ Ａ （Ｉ、 Ｊ） ＝・・・・・・・・・を
−重ループに変換する際、配列Ａの定義文がＤＩＭＥＮ
ＳＩ○ＮＡ（Ｋ、Ｌ） のようであって、Ｋ＝Ｍ、Ｌ＝Ｍの関係が成立する場合
には、単に、 Ｄｏ １００ ＫＫ＝１．Ｎ＊Ｍ １００ ＡＬ （ＫＫ）＝・・・・・・・・・のよう
に新しいＤＯ制御変数ＫＫを用いてｍｍループに変換で
きる。二＼で、配列ＡＬは配列Ａを一次元にならべ換え
たものである（ＦＯＲＴＲＡＮ言語テハ配列ＡＬを配列
ＡにＥＱＵＩＶＡＬＥＮＣＥ文で重ね合せればよい）。
しかし、一般にはに４Ｍ、ＬｋＰＮであるので、上記の
如き単純なりｏ構造変換は不可能であって、次のように
なる。
如き単純なりｏ構造変換は不可能であって、次のように
なる。
Ｄｏ １００ ＫＫ＝１．Ｎ＊Ｍ
Ｍ＝ＳＴＥＰ （ＫＫ、 Ｍ、 Ｋ）＋ＭＯＤ （ＫＫ
、 Ｎ）＋ＩＡＬ （Ｍ） ＝・・・・・・・・・ １００ Ｃ０ＮＴＩＮＵＥ こＮで、関数５ＴＥＰは変数Ｍ毎に０→に→２＊に→と
値が変化する階段関数であり、ＭＯＤは剰余関数である
。
、 Ｎ）＋ＩＡＬ （Ｍ） ＝・・・・・・・・・ １００ Ｃ０ＮＴＩＮＵＥ こＮで、関数５ＴＥＰは変数Ｍ毎に０→に→２＊に→と
値が変化する階段関数であり、ＭＯＤは剰余関数である
。
従来のベクトル処理装置では、階段関数、剰余関数を高
速にベクトル処理に同期させて計算する手段がなく、多
重Ｄ○ループの制御構造変換に制限があった。
速にベクトル処理に同期させて計算する手段がなく、多
重Ｄ○ループの制御構造変換に制限があった。
本発明の目的は、多重ループをより低次のり。
ループに変換することが容易になり、処理効率の向上が
もたらされるベクトル処理装置を提供することにある。
もたらされるベクトル処理装置を提供することにある。
本発明は、一般階段関数生成手段と剰余関数計算手段を
組合せたベクトル演算器を実現することにより、従来の
ベクトル処理装置に標準的に備えられている間接アドレ
ッシング機能と組合せて、種々の行列の各要素を任意に
アクセスすることを可能にするものである。
組合せたベクトル演算器を実現することにより、従来の
ベクトル処理装置に標準的に備えられている間接アドレ
ッシング機能と組合せて、種々の行列の各要素を任意に
アクセスすることを可能にするものである。
現在のベクトル処理装置は、櫻準的に間接アドレッシン
グ機能を具備している。このため、主記憶上のアドレス
を示す計算式が明らかな場合、ベクトル処理装置内の各
ベクトル演算器を組合せてアドレス計算を行い、これを
ベクトルレジスタに格納し、ベクトルレジスタの値を主
記憶制御装置に送ることにより、間接アドレッシング機
能を利用し、任意の主記憶上の領域をアクセスできる。
グ機能を具備している。このため、主記憶上のアドレス
を示す計算式が明らかな場合、ベクトル処理装置内の各
ベクトル演算器を組合せてアドレス計算を行い、これを
ベクトルレジスタに格納し、ベクトルレジスタの値を主
記憶制御装置に送ることにより、間接アドレッシング機
能を利用し、任意の主記憶上の領域をアクセスできる。
しかし、この方法はアドレス計算式が単純な式である場
合にのみ有効である。
合にのみ有効である。
一般に多重ループでポイントされる矩形領域を１つ低次
の多重ループでポイントされる領域に変換すると、低次
のループの制御変数に対しアドレス計算式は不連続な階
段関数と剰余関数列で表現される。これらの関数で直接
表現されない場合でも階段関数と剰余関数の組合せで表
現される場合が多い。たとえば、第３図に示す帯行列の
斜線部をｍｍループに変換する場合。
の多重ループでポイントされる領域に変換すると、低次
のループの制御変数に対しアドレス計算式は不連続な階
段関数と剰余関数列で表現される。これらの関数で直接
表現されない場合でも階段関数と剰余関数の組合せで表
現される場合が多い。たとえば、第３図に示す帯行列の
斜線部をｍｍループに変換する場合。
ＬＨ＝［−１＋１
ＬＩ＝Ｎ−２＊ＬＨ＋２
Ｄｏ １００ ＩＪ＝１．ＬＩ＊ＬＨＩ＝ＭＯＤ
（ＩＪ、 Ｈ） ＋５ＴＥＰ （ＩＪ、 Ｈ，ｌ） ＋
１Ｊ＝ＳＴＥＰ （ＩＪ、Ｈ）＋ＬＨ １００Ａ（Ｉ、Ｊ） となる。こＮで、Ｈは帯幅である。
（ＩＪ、 Ｈ） ＋５ＴＥＰ （ＩＪ、 Ｈ，ｌ） ＋
１Ｊ＝ＳＴＥＰ （ＩＪ、Ｈ）＋ＬＨ １００Ａ（Ｉ、Ｊ） となる。こＮで、Ｈは帯幅である。
上記の場合、制御変数■の生成が階段関数と剰余関数の
組合せで表現されている。従って、ベクトル処理装置に
階段関数と剰余関数列を生成できるジェネレータ又はベ
クトル演算器を設け、この出力をベクトル命令で指定し
たベクトルレジスタに格納するようにし、ベクトル計算
機構と組合せて複雑なアドレス計算をベクトル処理装置
内で行うようにすることにより、多くの多重ループを１
つ低次の多重ループ又は−重ループに変換することがで
きる。
組合せで表現されている。従って、ベクトル処理装置に
階段関数と剰余関数列を生成できるジェネレータ又はベ
クトル演算器を設け、この出力をベクトル命令で指定し
たベクトルレジスタに格納するようにし、ベクトル計算
機構と組合せて複雑なアドレス計算をベクトル処理装置
内で行うようにすることにより、多くの多重ループを１
つ低次の多重ループ又は−重ループに変換することがで
きる。
第１図は本発明のベクトル処理装置の概略ブロック図で
ある。便宜上、第１図ではベクトルレジスタ６は複数の
レジスタをまとめて１つのブロックとし、スイッチング
回路４と該ベクトルレジスタ６の間のパスは省略されて
いる。また、メモリ・リクエスタ３およびベクトル演算
器７は各々２とし、階段関数生成器８は１として示され
ているが、これらの数は本発明において本質的なことで
はない。
ある。便宜上、第１図ではベクトルレジスタ６は複数の
レジスタをまとめて１つのブロックとし、スイッチング
回路４と該ベクトルレジスタ６の間のパスは省略されて
いる。また、メモリ・リクエスタ３およびベクトル演算
器７は各々２とし、階段関数生成器８は１として示され
ているが、これらの数は本発明において本質的なことで
はない。
第１図において、ベクトル処理装置に起動がかけられる
と、ベクトル処理装置制御回路９ （以下、制御回路と
略す）は主記憶制御装置２、パス２０を介して主記憶装
置１から命令を読出す。該続出された命令は制御回路９
によって解読され、もしロード又はストア命令ならば、
制御回路９はメモリ・リクエスタ３を起動する（第１図
では、起動のだめのパスは省略されている。）メモリ・
リクエスタ３は、ロード命令の場合は主記憶制御装置２
を介して主記憶装置１からベクトルデータを読出し、ス
イッチング回路４を通して命令で規定されたベクトルレ
ジスタ６に書込む。ストア命令の場合はスイッチング回
路４を介してベクトルレジスタ６を読出し、メモリ・リ
クエスタ３内で生成されるアドレス情報に従って、読出
したベクトルデータを主記憶制御装置２を介して主記憶
装置１に書込む。この時、メモリ・リクエスタ３ではア
ドレスを、メモリ・リクエスタ内のワークレジスタに格
納されている値を基に、メモリ・リクエスタ内のアドレ
ス加算器を用いて計算する。
と、ベクトル処理装置制御回路９ （以下、制御回路と
略す）は主記憶制御装置２、パス２０を介して主記憶装
置１から命令を読出す。該続出された命令は制御回路９
によって解読され、もしロード又はストア命令ならば、
制御回路９はメモリ・リクエスタ３を起動する（第１図
では、起動のだめのパスは省略されている。）メモリ・
リクエスタ３は、ロード命令の場合は主記憶制御装置２
を介して主記憶装置１からベクトルデータを読出し、ス
イッチング回路４を通して命令で規定されたベクトルレ
ジスタ６に書込む。ストア命令の場合はスイッチング回
路４を介してベクトルレジスタ６を読出し、メモリ・リ
クエスタ３内で生成されるアドレス情報に従って、読出
したベクトルデータを主記憶制御装置２を介して主記憶
装置１に書込む。この時、メモリ・リクエスタ３ではア
ドレスを、メモリ・リクエスタ内のワークレジスタに格
納されている値を基に、メモリ・リクエスタ内のアドレ
ス加算器を用いて計算する。
これに対し間接アドレッシング処理では、制御回路９に
よってメモリ・リクエスタ３が起動されると同時に、パ
ス２１を介してスイッチング回路４と、パス２２を介し
てベクトルレジスタ制御回路５が起動され、ベクトルレ
ジスタ６上のデータをアドレスデータとして、メモリ・
リクエスタ３に送る。メモリ・リクエスタ３ではベクト
ルレジスタ６から送られたデータをアドレスとみなし、
主記憶制御装置２を介して主記憶装置１をアクセスする
。この間接アドレッシング機能により、ベクトル処理装
置のベクトル演算器７をアドレス計算のために用いるこ
とができる。
よってメモリ・リクエスタ３が起動されると同時に、パ
ス２１を介してスイッチング回路４と、パス２２を介し
てベクトルレジスタ制御回路５が起動され、ベクトルレ
ジスタ６上のデータをアドレスデータとして、メモリ・
リクエスタ３に送る。メモリ・リクエスタ３ではベクト
ルレジスタ６から送られたデータをアドレスとみなし、
主記憶制御装置２を介して主記憶装置１をアクセスする
。この間接アドレッシング機能により、ベクトル処理装
置のベクトル演算器７をアドレス計算のために用いるこ
とができる。
次に第２図を用いて階段関数生成器８について説明する
。第２図において、３０はマシンサイクル毎にバリッド
信号を生成するジェネレータ、３１はＡＮＤ回路、３２
はカウンタ、３７は加算器、３３は比較回路である。３
５，３６．３８はワークレジスタである。
。第２図において、３０はマシンサイクル毎にバリッド
信号を生成するジェネレータ、３１はＡＮＤ回路、３２
はカウンタ、３７は加算器、３３は比較回路である。３
５，３６．３８はワークレジスタである。
ベクトル処理装置内の制御回路９において１階段関数生
成命令が解読された時、制御回路９は階段関数生成器８
を起動する。当該階段関数生成器８が起動されると、該
回路内のカウンタ３２、ワークレジスタ３５，３６．３
７等はリセットされ。
成命令が解読された時、制御回路９は階段関数生成器８
を起動する。当該階段関数生成器８が起動されると、該
回路内のカウンタ３２、ワークレジスタ３５，３６．３
７等はリセットされ。
ジェネレータ３０はマシンサイクル毎にバリッド信号を
ＡＮＤ回路３１に送る。こ＼ではＡＮＤ回路３１で論理
積がとられたとする。バリッド信号はパス４０を通って
カウンタ３２に入力され、１バリッド信号につきカウン
タ値を＋１加える。カウンタ３２のカウント値はパス４
１上に送り出される。
ＡＮＤ回路３１に送る。こ＼ではＡＮＤ回路３１で論理
積がとられたとする。バリッド信号はパス４０を通って
カウンタ３２に入力され、１バリッド信号につきカウン
タ値を＋１加える。カウンタ３２のカウント値はパス４
１上に送り出される。
一方、ワークレジスタ３５．３６はベクトル処理装置で
解読される命令によって各々独立に任意の値がセット可
能なものであって、セットされた値は階段関数の関数形
を決定する。
解読される命令によって各々独立に任意の値がセット可
能なものであって、セットされた値は階段関数の関数形
を決定する。
比較［１１３３はｌマシンサイクル毎にパス４１上のカ
ウンタ値とレジスタ３５の値を比較し、一致がとられる
とバリッド信号をパス４２上に送出する。パス４２上の
バリッド信号はインバータ３４を経由してＡＮＤ回路３
１に入力される。このため、レジスタ３５に格納されて
いる値とカウンタ３２の値が等しくなると、カウンタ３
２のカウントアツプは抑止される。続いて、比較回路３
３はパス４３上にバリッド信号を送出する。この信号に
よってカウンタ３２はＩｔ ＯＨクリアされる。カウン
タ３２の値が０クリアされると、比較回路３３のパス４
２上の信号は０″′となり、この値がインバータ３４を
介してＡＮＤ回路３１に作用し、カウンタ３２のカウン
トアツプ抑止が解除される。
ウンタ値とレジスタ３５の値を比較し、一致がとられる
とバリッド信号をパス４２上に送出する。パス４２上の
バリッド信号はインバータ３４を経由してＡＮＤ回路３
１に入力される。このため、レジスタ３５に格納されて
いる値とカウンタ３２の値が等しくなると、カウンタ３
２のカウントアツプは抑止される。続いて、比較回路３
３はパス４３上にバリッド信号を送出する。この信号に
よってカウンタ３２はＩｔ ＯＨクリアされる。カウン
タ３２の値が０クリアされると、比較回路３３のパス４
２上の信号は０″′となり、この値がインバータ３４を
介してＡＮＤ回路３１に作用し、カウンタ３２のカウン
トアツプ抑止が解除される。
さらに、パス４３上のバリッド信号は加算器３７に作用
し、ワークレジスタ３８とレジスタ３６の値を加算して
、結果をワークレジスタ３８に格納する。
し、ワークレジスタ３８とレジスタ３６の値を加算して
、結果をワークレジスタ３８に格納する。
以上の動作により、パス４４上の値は、０→に→２＊に
→３＊に→・・・・・・・・・と変化する。こメで、Ｋ
はレジスタ３６に格納されている値とする。また、値の
切換わるタイミングは、レジスタ３５にセットした値で
ある。従って、パス４４上の値は階段関数の条件を満足
する。一方、パス４１上の値は０→１→２→・・・・・
・・・・（Ｎ−１）と変化し、このパターンが繰り返し
あられれる。二ＮでＮはレジスタ３５にセットした値で
ある。従って、パス４１上の値は剰余関数とみなすこと
ができる。両関数ともはシマシンサイクルピッチに結果
を得ることができるので、ベクトル処理装置内に関数生
成器として組込むことが可能である。
→３＊に→・・・・・・・・・と変化する。こメで、Ｋ
はレジスタ３６に格納されている値とする。また、値の
切換わるタイミングは、レジスタ３５にセットした値で
ある。従って、パス４４上の値は階段関数の条件を満足
する。一方、パス４１上の値は０→１→２→・・・・・
・・・・（Ｎ−１）と変化し、このパターンが繰り返し
あられれる。二ＮでＮはレジスタ３５にセットした値で
ある。従って、パス４１上の値は剰余関数とみなすこと
ができる。両関数ともはシマシンサイクルピッチに結果
を得ることができるので、ベクトル処理装置内に関数生
成器として組込むことが可能である。
再び第１図にもどり、階段関数生成器８とベクトルデー
タの流れについて説明する。第２図で示したように、階
段関数生成器８は剰余関数生成器としても動作させるこ
とが可能である。仮に命令によってどちらか一方の関数
を選択するように。
タの流れについて説明する。第２図で示したように、階
段関数生成器８は剰余関数生成器としても動作させるこ
とが可能である。仮に命令によってどちらか一方の関数
を選択するように。
関数生成器８の高力をセレクタで選択するとする。
このようにすることにより、制御回路９は階段関数生成
回路８をあたかも１個のベクトル演算器７のように取り
扱い、スイッチング回路４にベクトルデータバスの結合
を指示して１階段関数生成回路８で得られる階段関数、
剰余関数をベクトルレジスタ６に格納できる。このベク
トルレジスタ６の内容を間接アドレッシング処理でメモ
リ・リクエスタ３に送り、メモリ・リクエスタ６では、
送られてきたデータをアドレスとみなして主記憶装置装
置ｌをアクセスするのである。
回路８をあたかも１個のベクトル演算器７のように取り
扱い、スイッチング回路４にベクトルデータバスの結合
を指示して１階段関数生成回路８で得られる階段関数、
剰余関数をベクトルレジスタ６に格納できる。このベク
トルレジスタ６の内容を間接アドレッシング処理でメモ
リ・リクエスタ３に送り、メモリ・リクエスタ６では、
送られてきたデータをアドレスとみなして主記憶装置装
置ｌをアクセスするのである。
本発明によれば、ベクトル処理装置内で任意の形状の階
段関数、剰余関数を計算し、結果をベクトルレジスタに
格納できる。このため、多重Ｄ○ループをより低次のＤ
ｏループに変換することが容易となり、ベクトル処理の
処理長を長くかつべりトル処理起動回数を減少させるこ
とができる。
段関数、剰余関数を計算し、結果をベクトルレジスタに
格納できる。このため、多重Ｄ○ループをより低次のＤ
ｏループに変換することが容易となり、ベクトル処理の
処理長を長くかつべりトル処理起動回数を減少させるこ
とができる。
これにより、ベクトル処理起動に伴うベクトル処理装置
の性能に寄与しない種々のオーバーヘッドを極少化し、
同時に処理長が長くなることにより、ベクトル処理装置
の処理効率も向上させ得る。
の性能に寄与しない種々のオーバーヘッドを極少化し、
同時に処理長が長くなることにより、ベクトル処理装置
の処理効率も向上させ得る。
第１図は本発明によるベクトル処理装置の概略ブロック
図、第２図は第１図における階段関数生成器の一実施例
のブロック図、第３図は帯行列の一例を示す図である。 ■・・・主記憶装置、 ２・・・主記憶制御装置、３・
メモリ・リクエスタ、 ４・・・スイッチング回路、
５・・・ベクトルレジスタ制御回路。 ６・・・ベクトルレジスタ、 ７・・・ベクトル演算器
、８・・・階段関数生成器、 ９・・・ベクトル処理
装置制御回路。 第１図 第３図
図、第２図は第１図における階段関数生成器の一実施例
のブロック図、第３図は帯行列の一例を示す図である。 ■・・・主記憶装置、 ２・・・主記憶制御装置、３・
メモリ・リクエスタ、 ４・・・スイッチング回路、
５・・・ベクトルレジスタ制御回路。 ６・・・ベクトルレジスタ、 ７・・・ベクトル演算器
、８・・・階段関数生成器、 ９・・・ベクトル処理
装置制御回路。 第１図 第３図
Claims (1)
- （１）主記憶装置と複数のベクトルレジスタと、主記憶
装置とベクトルレジスタとの間のデータ転送を行う主記
憶制御装置と、ベクトルレジスタのベクトルデータに対
しベクトル演算処理を行う複数のベクトル演算器と、主
記憶装置を参照するためのアドレスを計算する複数のメ
モリ・リクエスタとを具備するベクトル処理装置におい
て、ベクトルレジスタ上のベクトルデータを主記憶参照
アドレスとして主記憶制御装置に送出する機能をメモリ
・リクエスタに具備せしめると共に、階段関数列と剰余
関数列を生成し、該生成した数列をベクトルレジスタに
格納する手段を設けたことを特徴とするベクトル処理装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15854585A JPS6219967A (ja) | 1985-07-18 | 1985-07-18 | ベクトル処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15854585A JPS6219967A (ja) | 1985-07-18 | 1985-07-18 | ベクトル処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6219967A true JPS6219967A (ja) | 1987-01-28 |
Family
ID=15674045
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15854585A Pending JPS6219967A (ja) | 1985-07-18 | 1985-07-18 | ベクトル処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6219967A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5262954A (en) * | 1990-05-11 | 1993-11-16 | Hitachi, Ltd. | Automated manufacture line |
-
1985
- 1985-07-18 JP JP15854585A patent/JPS6219967A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5262954A (en) * | 1990-05-11 | 1993-11-16 | Hitachi, Ltd. | Automated manufacture line |
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