JPH0644270B2 - ベクトルプロセッサの制御処理方式 - Google Patents
ベクトルプロセッサの制御処理方式Info
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- JPH0644270B2 JPH0644270B2 JP59121235A JP12123584A JPH0644270B2 JP H0644270 B2 JPH0644270 B2 JP H0644270B2 JP 59121235 A JP59121235 A JP 59121235A JP 12123584 A JP12123584 A JP 12123584A JP H0644270 B2 JPH0644270 B2 JP H0644270B2
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- register
- vector operation
- processing method
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Complex Calculations (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はベクトルプロセッサの制御処理方式、特に入力
されたデータのベクトル長を分割して１つのベクトル演
算を複数のベクトル演算に置き換えることによって、レ
ジスタの競合による実行時間の遅れおよびパイプライン
の空きを少なくすること等により、実質上実行速度の向
上を図るベクトルプロセッサの制御処理方式に関するも
のである。
されたデータのベクトル長を分割して１つのベクトル演
算を複数のベクトル演算に置き換えることによって、レ
ジスタの競合による実行時間の遅れおよびパイプライン
の空きを少なくすること等により、実質上実行速度の向
上を図るベクトルプロセッサの制御処理方式に関するも
のである。
浮動小数点演算等の高速化を図るために、加算／減算、
乗算／除算を行うのに夫々の演算パイプライン機構を通
して行うベクトルプロセッサがある。該ベクトルプロセ
ッサは、例えば浮動小数点演算等を実行する過程を幾つ
かのステージに分け、当該ステージの数よりも充分長い
オペランドを順次つながる形でいわゆるパイプライン処
理を行うことにより、事実上１クロックに１つの演算処
理を行う態様に構成して高速に演算処理を行うものであ
る。
乗算／除算を行うのに夫々の演算パイプライン機構を通
して行うベクトルプロセッサがある。該ベクトルプロセ
ッサは、例えば浮動小数点演算等を実行する過程を幾つ
かのステージに分け、当該ステージの数よりも充分長い
オペランドを順次つながる形でいわゆるパイプライン処
理を行うことにより、事実上１クロックに１つの演算処
理を行う態様に構成して高速に演算処理を行うものであ
る。
しかし、入力された一連の長いベクトル演算処理を一括
して一度に全部を実行する場合、当該一連の長いデータ
をレジスタにストアした後、パイプライン処理の実行を
開始する必要がある。そして、一連の演算処理が終了す
るまで当該レジスタを次の処理のために使用できない。
このため、当該一連の長いベクトル演算と関係のある他
のベクトル演算を行なおうとしても、当該ベクトル演算
が終了しない限り、他のベクトル演算を行うことが出来
ないというレジスタの競合が生じ易い問題点があった。
また、当該一連の長いベクトル演算が行われている間、
当該ベクトル演算を行うのに必要なパイプラインが占有
される状態となり、パイプラインの有効活用を図るいわ
ゆるスケジューリングを行う余地が少なくなってしま
い、使用されていない他のパイプラインがいわば空き状
態となり易い問題点があった。
して一度に全部を実行する場合、当該一連の長いデータ
をレジスタにストアした後、パイプライン処理の実行を
開始する必要がある。そして、一連の演算処理が終了す
るまで当該レジスタを次の処理のために使用できない。
このため、当該一連の長いベクトル演算と関係のある他
のベクトル演算を行なおうとしても、当該ベクトル演算
が終了しない限り、他のベクトル演算を行うことが出来
ないというレジスタの競合が生じ易い問題点があった。
また、当該一連の長いベクトル演算が行われている間、
当該ベクトル演算を行うのに必要なパイプラインが占有
される状態となり、パイプラインの有効活用を図るいわ
ゆるスケジューリングを行う余地が少なくなってしま
い、使用されていない他のパイプラインがいわば空き状
態となり易い問題点があった。
本発明は、前記問題点を解決することにあり、入力され
たデータのベクトル長を分割して１つのベクトル演算を
複数のベクトル演算に置き換えた形に形成し、パイプラ
インのスケジューリングを行い易い形に構成することに
より、レジスタの競合による実行時間の遅れを少なくす
ると共にパイプラインの有効利用を図り、実質上実行速
度の向上を図ることにある。そのため、本発明のベクト
ルプロセッサの制御処理方式は，並行して動作可能な複
数の同種のパイプラインを少なくともそなえたベクトル
プロセッサの制御処理方式において，入力されたデータ
のベクトル演算を行うビジー数を算出するビジー数算出
手段と，該ビジー数算出手段によって算出したビジー数
と入力されたデータのベクトル長とを用いてベクトル演
算すべきデータのための分割数を算出する分割数算出手
段と，該分割数算出手段によって算出された分割数に対
応するベクトル演算列を生成するベクトル演算列生成手
段とを備え，前記入力されたデータのベクトル演算列を
前記ベクトル演算列生成手段を用いて複数個のベクトル
演算列に生成し，該生成された複数個のベクトル演算列
をそれぞれ上記複数の同種のパイプラインに割り付けて
並行して実行されるように演算のスケジューリングを行
うことを特徴としている。
たデータのベクトル長を分割して１つのベクトル演算を
複数のベクトル演算に置き換えた形に形成し、パイプラ
インのスケジューリングを行い易い形に構成することに
より、レジスタの競合による実行時間の遅れを少なくす
ると共にパイプラインの有効利用を図り、実質上実行速
度の向上を図ることにある。そのため、本発明のベクト
ルプロセッサの制御処理方式は，並行して動作可能な複
数の同種のパイプラインを少なくともそなえたベクトル
プロセッサの制御処理方式において，入力されたデータ
のベクトル演算を行うビジー数を算出するビジー数算出
手段と，該ビジー数算出手段によって算出したビジー数
と入力されたデータのベクトル長とを用いてベクトル演
算すべきデータのための分割数を算出する分割数算出手
段と，該分割数算出手段によって算出された分割数に対
応するベクトル演算列を生成するベクトル演算列生成手
段とを備え，前記入力されたデータのベクトル演算列を
前記ベクトル演算列生成手段を用いて複数個のベクトル
演算列に生成し，該生成された複数個のベクトル演算列
をそれぞれ上記複数の同種のパイプラインに割り付けて
並行して実行されるように演算のスケジューリングを行
うことを特徴としている。
以下図面を参照しつつ本発明の実施例を詳細に説明す
る。
る。
第１図は本発明を用いた１実施例構成図、第２図は第１
図図示本発明の１実施例構成に用いるレジスタの構成
図、第３図ないし第７図は第１図および第２図図示本発
明の１実施例構成の動作を説明する動作説明図、第８図
は本発明の具体的応用例を示す。
図図示本発明の１実施例構成に用いるレジスタの構成
図、第３図ないし第７図は第１図および第２図図示本発
明の１実施例構成の動作を説明する動作説明図、第８図
は本発明の具体的応用例を示す。
図中、１は主記憶装置、２は主記憶制御装置、３はチャ
ネル・プロセッサ、４は外部記憶装置、５はベクトル・
プロセッサ、６は汎用レジスタ、７はベクトル・レジス
タ、８はマスク・レジスタ、９はベクトル長レジスタを
表す。
ネル・プロセッサ、４は外部記憶装置、５はベクトル・
プロセッサ、６は汎用レジスタ、７はベクトル・レジス
タ、８はマスク・レジスタ、９はベクトル長レジスタを
表す。
第１図において、図中主記憶装置（ＭＳＵ）１は、プロ
グラム、データ等を格納するためのものである。該主記
憶装置１は図示主記憶制御装置（ＭＣＵ）２によってア
クセス制御されるものであり、図示チャネル・プロセッ
サ（ＣＨＰ）３を介して大容量の外部記憶装置４に接続
されている。また、図示ベクトル・プロセッサ（ＶＰ）
５は、前記主記憶装置１に格納されているプログラム、
データ等を主記憶制御装置２を介して順次読み出し、例
えば前述した浮動小数点演算からなるベクトル演算処理
等を実行するためのものである。
グラム、データ等を格納するためのものである。該主記
憶装置１は図示主記憶制御装置（ＭＣＵ）２によってア
クセス制御されるものであり、図示チャネル・プロセッ
サ（ＣＨＰ）３を介して大容量の外部記憶装置４に接続
されている。また、図示ベクトル・プロセッサ（ＶＰ）
５は、前記主記憶装置１に格納されているプログラム、
データ等を主記憶制御装置２を介して順次読み出し、例
えば前述した浮動小数点演算からなるベクトル演算処理
等を実行するためのものである。
第２図は第１図図示ベクトル・プロセッサ５内に設けら
れているレジスタの構成図を示す。
れているレジスタの構成図を示す。
図中汎用レジスタ（ＦＲ）６は１つのデータを複数個格
納し、汎用的に使用するためのものである。
納し、汎用的に使用するためのものである。
図中ベクトル・レジスタ（ＶＲ）７は、複数データを複
数組格納するためのものであり、後述する如く任意の要
素数からなるベクトルデータを夫々格納するためのもの
である。また、該ベクトル・レジスタ７は、必要に応じ
て任意の要素数からなる複数組のレジスタに再構成する
ことができる。例えば後述する要素数１０２４個からな
る８組、あるいは要素数１２８個からなる６４組等の如
く所望のレジスタ構成を行うことができる。このため、
後述する如く１つのベクトル演算を複数のベクトル演算
に置き換えを行い、該置き換えを行った新たなベクトル
演算に合致したレジスタ構成を再配置することができ
る。このような再構成可能な当該レジスタ構成を採用し
ているため、レジスタの競合を少なくし、かつパイプラ
インの有効利用を図ることによってベクトル演算の速度
を向上させることができる。
数組格納するためのものであり、後述する如く任意の要
素数からなるベクトルデータを夫々格納するためのもの
である。また、該ベクトル・レジスタ７は、必要に応じ
て任意の要素数からなる複数組のレジスタに再構成する
ことができる。例えば後述する要素数１０２４個からな
る８組、あるいは要素数１２８個からなる６４組等の如
く所望のレジスタ構成を行うことができる。このため、
後述する如く１つのベクトル演算を複数のベクトル演算
に置き換えを行い、該置き換えを行った新たなベクトル
演算に合致したレジスタ構成を再配置することができ
る。このような再構成可能な当該レジスタ構成を採用し
ているため、レジスタの競合を少なくし、かつパイプラ
インの有効利用を図ることによってベクトル演算の速度
を向上させることができる。
図中マスク・レジスタ（ＭＲ）８は、前記ベクトル・レ
ジスタ７に格納したベクトルデータを演算処理する際
に、演算する個別のデータ（要素）に対してマスク、即
ち演算処理を行わせる、あるいは行わせないかについて
の指示を与えるためのものである。
ジスタ７に格納したベクトルデータを演算処理する際
に、演算する個別のデータ（要素）に対してマスク、即
ち演算処理を行わせる、あるいは行わせないかについて
の指示を与えるためのものである。
図中ベクトル長レジスタ（ＶＬ）９は、前記ベクトル・
レジスタ７に格納したベクトルデータの長さを格納して
おくためのものである。
レジスタ７に格納したベクトルデータの長さを格納して
おくためのものである。
次ぎに第３図を参照して本発明の実施例に用いるＶＰ
（ベクトルプロセッサ）用の FORTRANコンパイラを用い
た全体の流れを説明する。
（ベクトルプロセッサ）用の FORTRANコンパイラを用い
た全体の流れを説明する。
図中ソースプログラムは、第１図図示外部記憶装置４
内に格納された元（ソース）となる FORTRAN文によって
記述されたプログラムを示す。
内に格納された元（ソース）となる FORTRAN文によって
記述されたプログラムを示す。
図中ソース解釈部は、図中ソースプログラムを読み
出し、文解釈した結果を中間コード（テキスト）に展開
するためものである。
出し、文解釈した結果を中間コード（テキスト）に展開
するためものである。
図中記憶域割付け部は、図中ソースプログラム中に
出現する各種データに対して記憶領域（番地）を割り当
てるためのものである。
出現する各種データに対して記憶領域（番地）を割り当
てるためのものである。
図中ベクトル化部は、図中ソースプログラム中のル
ープ構造を検出し、並列実行可能な部分を認識すると共
に前記中間コードの変更を行うためのものである。
ープ構造を検出し、並列実行可能な部分を認識すると共
に前記中間コードの変更を行うためのものである。
図中中間コード最適化部は、前記図中ベクトル化部
によって求めた中間コードのレベルでＶＰ（ベクトルプ
ロセッサ）のハードウエアを有効に利用するための最適
化を施すためのものである。これは、高速にベクトル演
算処理を行うために、例えば本発明に係わる長い一連の
データからなるベクトル演算を複数のベクトル演算の形
に最適化を施すことである。
によって求めた中間コードのレベルでＶＰ（ベクトルプ
ロセッサ）のハードウエアを有効に利用するための最適
化を施すためのものである。これは、高速にベクトル演
算処理を行うために、例えば本発明に係わる長い一連の
データからなるベクトル演算を複数のベクトル演算の形
に最適化を施すことである。
図中レジスタ使用決定部は、前記図中中間コード最
適化部によって最適化が行われた中間コードに現われた
データに対して実際のレジスタ等の資源を割り当てるた
めのものである。
適化部によって最適化が行われた中間コードに現われた
データに対して実際のレジスタ等の資源を割り当てるた
めのものである。
図中目的プログラム出力部は、前記中間コードを機械
命令語に変換して外部記憶装置４に出力すると共に命令
語レベルにおける最適化を施すためのものである。
命令語に変換して外部記憶装置４に出力すると共に命令
語レベルにおける最適化を施すためのものである。
図中目的プログラムは、図中目的プログラム出力部
によって変換処理および最適化処理が行われた機械命令
語を外部記憶装置４内に格納したものである。以上説明
した如くしてソースプログラムが、ベクトル演算を行う
に際して最適な機械命令語レベルの目的プログラムに変
換されたことになる。
によって変換処理および最適化処理が行われた機械命令
語を外部記憶装置４内に格納したものである。以上説明
した如くしてソースプログラムが、ベクトル演算を行う
に際して最適な機械命令語レベルの目的プログラムに変
換されたことになる。
第４図は第３図図中中間コード最適化部によって行わ
れる本発明に係わるベクトル長の最適化処理を説明する
動作説明図を示す。
れる本発明に係わるベクトル長の最適化処理を説明する
動作説明図を示す。
図中はＶＬ制御範囲のビジー数を求める状態を示す。
ここで、ＶＬ制御範囲は第２図図示ベクトル・レジスタ
７内に一回のベクトル長の設定によって動作可能なベク
トル命令の範囲を表す。例えば、後述する第８図（Ａ）
あるいは（Ｂ）図示する範囲である。ビジー数はＶＬ制
御範囲内で各種ベクトル演算を行う際に同時に使用する
ベクトル・レジスタの最大個数である。例えば第５図図
中直線を用いてベクトル・レジスタが使用されている状
態を表した場合に、図示および点線の時刻に最大３
個のレジスタが同時に使用されているから、当該ＶＬ制
御範囲のビジー数は“３”である。
ここで、ＶＬ制御範囲は第２図図示ベクトル・レジスタ
７内に一回のベクトル長の設定によって動作可能なベク
トル命令の範囲を表す。例えば、後述する第８図（Ａ）
あるいは（Ｂ）図示する範囲である。ビジー数はＶＬ制
御範囲内で各種ベクトル演算を行う際に同時に使用する
ベクトル・レジスタの最大個数である。例えば第５図図
中直線を用いてベクトル・レジスタが使用されている状
態を表した場合に、図示および点線の時刻に最大３
個のレジスタが同時に使用されているから、当該ＶＬ制
御範囲のビジー数は“３”である。
図中はビジー数とベクトル長とから分割数（ｍ）を求
める状態を示す。以下ベクトル長“９０”、ビジー数
“３”の場合に、分割数“ｍ”を算出する動作につい
て、第６図および第７図を用いて具体的に説明する。
める状態を示す。以下ベクトル長“９０”、ビジー数
“３”の場合に、分割数“ｍ”を算出する動作につい
て、第６図および第７図を用いて具体的に説明する。
第１に、 ビジー数≦レジスタ構成数 となるレジスタ構成を第６図から求める。
第６図はベクトル・レジスタの構成数と最大ベクトル長
との関係を表す図を示す。図中左欄に示す“レジスタ構
成”は、該欄の下に示す範囲内の数のベクトル・レジス
タ７が必要な場合に適用される。例えば図示“１〜８”
は１個ないし８個のベクトル・レジスタ７が必要な場合
に適用される範囲を示す。図中右欄“最大ベクトル長”
は、ベクトル・レジスタ７に格納することが可能な最大
の要素数を示す。例えば“ＶＰ２００”システムを用
い、レジスタ構成を“１〜８”とした場合、図示“１０
２４”の要素を最大ベクトル長として夫々格納すること
ができる。当然ながら、レジスタ構成を多くした場合、
例えば“３３〜６４”のレジスタ構成とした場合、前記
最大ベクトル長は反比例した形で“１２８”の要素を最
大ベクトル長として夫々格納することができる。従っ
て、本具体例にいうビジー数が“３”（同時に使用され
るベクトル・レジスタ７の最大数が３）であるから、第
６図図示“ＶＰ２００”システムを用いたレジスタ構成
数（分割数）は“８”となる。
との関係を表す図を示す。図中左欄に示す“レジスタ構
成”は、該欄の下に示す範囲内の数のベクトル・レジス
タ７が必要な場合に適用される。例えば図示“１〜８”
は１個ないし８個のベクトル・レジスタ７が必要な場合
に適用される範囲を示す。図中右欄“最大ベクトル長”
は、ベクトル・レジスタ７に格納することが可能な最大
の要素数を示す。例えば“ＶＰ２００”システムを用
い、レジスタ構成を“１〜８”とした場合、図示“１０
２４”の要素を最大ベクトル長として夫々格納すること
ができる。当然ながら、レジスタ構成を多くした場合、
例えば“３３〜６４”のレジスタ構成とした場合、前記
最大ベクトル長は反比例した形で“１２８”の要素を最
大ベクトル長として夫々格納することができる。従っ
て、本具体例にいうビジー数が“３”（同時に使用され
るベクトル・レジスタ７の最大数が３）であるから、第
６図図示“ＶＰ２００”システムを用いたレジスタ構成
数（分割数）は“８”となる。
第２に、ベクトル長の約数であって、かつ第１のステッ
プで求めたベクトル・レジスタ７のレジスタ構成数（分
割数）よりも小さい数を求める。
プで求めたベクトル・レジスタ７のレジスタ構成数（分
割数）よりも小さい数を求める。
第７図はベクトル長の約数とベクトル長“ｘ”との関係
を示す。本具体例にいうベクトル長“９００”の場合、
ベクトル長の約数は図示の如く“２”、“３”、
“４”、“５”および“６”が得られる。
を示す。本具体例にいうベクトル長“９００”の場合、
ベクトル長の約数は図示の如く“２”、“３”、
“４”、“５”および“６”が得られる。
第３に、前記第６図図示レジスタ構成から得られた最大
のベクトル長を“ｌ”とすると、 ｌ≧ｘ・・・・・・・・・・・・・・（２） となる最大の分割数“ｍ”の値を求める。本具体例の場
合には、既述した如くｌ＝１０２４であるから、最大の
分割数である“ｍ”が“６”の場合にｘ＝１５０とな
り、式（２）の条件を満足する。従って、求める分割数
“ｍ”は“６”となる。
のベクトル長を“ｌ”とすると、 ｌ≧ｘ・・・・・・・・・・・・・・（２） となる最大の分割数“ｍ”の値を求める。本具体例の場
合には、既述した如くｌ＝１０２４であるから、最大の
分割数である“ｍ”が“６”の場合にｘ＝１５０とな
り、式（２）の条件を満足する。従って、求める分割数
“ｍ”は“６”となる。
尚、第３のステップで、 ｌ＜ｘ・・・・・・・・・・・・・・（３） となった場合、即ち第６図図示レジスタ構成から得られ
た最大のベクトル長“ｌ”よりも該ベクトル長“ｘ”が
大きい場合には、該ベクトル長“ｘ”の約数でもって除
算した値が最大のベクトル長“ｌ”以下となる前記約数
の内、最小の数を分割数“ｍ”として求める。これによ
り、元のベクトルデータがベクトル・レジスタ７に格納
し得る形のベクトル長に分割されることになる。
た最大のベクトル長“ｌ”よりも該ベクトル長“ｘ”が
大きい場合には、該ベクトル長“ｘ”の約数でもって除
算した値が最大のベクトル長“ｌ”以下となる前記約数
の内、最小の数を分割数“ｍ”として求める。これによ
り、元のベクトルデータがベクトル・レジスタ７に格納
し得る形のベクトル長に分割されることになる。
第４図図中はＶＬ制御範囲内の演算列をｍ個生成する
状態を示す。これは、前記求めた分割数“ｍ”に対応す
る処理を行うための演算命令を生成することを意味す
る。例えば第８図（Ａ）に分割前の演算命令を示し、第
８図（Ｂ）に説明を簡単にするために分割数“ｍ”を
“２”とした場合の分割後の演算命令を示す。即ち、ソ
ースプログラム Ｚ（ｘ）＝（Ａ（＊）＋Ｂ（＊））＊Ｃ（＊） をベクトル化した前述した中間コードの形として例えば
第８図（Ａ）が得られる。該得られた中間コードを２分
割した形で記述すると第８図（Ｂ）図示の如き形とな
る。図中“ＶＬ＝９００”、“ＶＬ＝４５０”はベクト
ル長を夫々示す。
状態を示す。これは、前記求めた分割数“ｍ”に対応す
る処理を行うための演算命令を生成することを意味す
る。例えば第８図（Ａ）に分割前の演算命令を示し、第
８図（Ｂ）に説明を簡単にするために分割数“ｍ”を
“２”とした場合の分割後の演算命令を示す。即ち、ソ
ースプログラム Ｚ（ｘ）＝（Ａ（＊）＋Ｂ（＊））＊Ｃ（＊） をベクトル化した前述した中間コードの形として例えば
第８図（Ａ）が得られる。該得られた中間コードを２分
割した形で記述すると第８図（Ｂ）図示の如き形とな
る。図中“ＶＬ＝９００”、“ＶＬ＝４５０”はベクト
ル長を夫々示す。
以上説明した如く、本発明によれば、ベクトル長を分割
して１つのベクトル演算を複数のベクトル演算に置き換
えた形に形成し、パイプラインのスケジューリングを行
い易い形に構成しているため、ベクトル・レジスタの競
合による実行時間の遅れを少なくすると共にパイプライ
ンの有効利用を図り、実質上実行速度の向上を図ること
が可能となる。
して１つのベクトル演算を複数のベクトル演算に置き換
えた形に形成し、パイプラインのスケジューリングを行
い易い形に構成しているため、ベクトル・レジスタの競
合による実行時間の遅れを少なくすると共にパイプライ
ンの有効利用を図り、実質上実行速度の向上を図ること
が可能となる。
第１図は本発明を用いた１実施例構成図、第２図は第１
図図示本発明の１実施例構成に用いるレジスタの構成
図、第３図ないし第７図は第１図および第２図図示本発
明の１実施例構成の動作を説明する動作説明図、第８図
は本発明の具体的応用例を示す。 図中、１は主記憶装置、２は主記憶制御装置、３はチャ
ネル・プロセッサ、４は外部記憶装置、５はベクトル・
プロセッサ、６は汎用レジスタ、７はベクトル・レジス
タ、８はマスク・レジスタ、９はベクトル長レジスタを
表す。
図図示本発明の１実施例構成に用いるレジスタの構成
図、第３図ないし第７図は第１図および第２図図示本発
明の１実施例構成の動作を説明する動作説明図、第８図
は本発明の具体的応用例を示す。 図中、１は主記憶装置、２は主記憶制御装置、３はチャ
ネル・プロセッサ、４は外部記憶装置、５はベクトル・
プロセッサ、６は汎用レジスタ、７はベクトル・レジス
タ、８はマスク・レジスタ、９はベクトル長レジスタを
表す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 一彦 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭58−149565（ＪＰ，Ａ) 「日経エレクトロニクス」1983年４月11 日号、ＰＰ151−152
Claims (1)
- 【請求項１】並行して動作可能な複数の同種のパイプラ
インを少なくともそなえたベクトルプロセッサの制御処
理方式において，入力されたデータのベクトル演算を行
うビジー数を算出するビジー数算出手段と，該ビジー数
算出手段によって算出したビジー数と入力されたデータ
のベクトル長とを用いてベクトル演算すべきデータのた
めの分割数を算出する分割数算出手段と，該分割数算出
手段によって算出された分割数に対応するベクトル演算
列を生成するベクトル演算列生成手段とを備え，前記入
力されたデータのベクトル演算列を前記ベクトル演算列
生成手段を用いて複数個のベクトル演算列に生成し，該
生成された複数個のベクトル演算列をそれぞれ上記複数
の同種のパイプラインに割り付けて並行して実行される
ように演算のスケジューリングを行うことを特徴とする
ベクトルプロセッサの制御処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59121235A JPH0644270B2 (ja) | 1984-06-13 | 1984-06-13 | ベクトルプロセッサの制御処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59121235A JPH0644270B2 (ja) | 1984-06-13 | 1984-06-13 | ベクトルプロセッサの制御処理方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6116362A JPS6116362A (ja) | 1986-01-24 |
| JPH0644270B2 true JPH0644270B2 (ja) | 1994-06-08 |
Family
ID=14806254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59121235A Expired - Lifetime JPH0644270B2 (ja) | 1984-06-13 | 1984-06-13 | ベクトルプロセッサの制御処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0644270B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9098265B2 (en) * | 2012-07-11 | 2015-08-04 | Arm Limited | Controlling an order for processing data elements during vector processing |
| KR101893814B1 (ko) * | 2014-03-26 | 2018-10-04 | 인텔 코포레이션 | 3 소스 피연산자 부동 소수점 가산 프로세서, 방법, 시스템, 및 명령어 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06103462B2 (ja) * | 1982-02-27 | 1994-12-14 | 富士通株式会社 | ベクトル・レングス制御範囲分割処理方式 |
-
1984
- 1984-06-13 JP JP59121235A patent/JPH0644270B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| 「日経エレクトロニクス」１９８３年４月１１日号、ＰＰ１５１−１５２ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6116362A (ja) | 1986-01-24 |
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