JPH06103462B2 - ベクトル・レングス制御範囲分割処理方式 - Google Patents
ベクトル・レングス制御範囲分割処理方式Info
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- JPH06103462B2 JPH06103462B2 JP57031193A JP3119382A JPH06103462B2 JP H06103462 B2 JPH06103462 B2 JP H06103462B2 JP 57031193 A JP57031193 A JP 57031193A JP 3119382 A JP3119382 A JP 3119382A JP H06103462 B2 JPH06103462 B2 JP H06103462B2
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F8/00—Arrangements for software engineering
- G06F8/40—Transformation of program code
- G06F8/41—Compilation
- G06F8/45—Exploiting coarse grain parallelism in compilation, i.e. parallelism between groups of instructions
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Description
【発明の詳細な説明】 （Ａ） 発明の技術分野 本発明は，ベクトル・レングス制御範囲分割処理方式，
特に複数個の並列演算部と容量を可変にできるベクトル
・レジスタとをそなえたベクトル処理プロセツサに対し
て，与えられたソース・プログラムから目的プログラム
を生成して供給するコンパイラにおいて，上記ベクトル
処理プロセツサが処理を実行する際に，データの種類数
即ちベクトル数にもとづいて分割するという観点から，
いわば最適な形で上記ベクトル・レジスタを使用できる
ように，ベクトル・レングス制御範囲を分割するように
したベクトル・レングス制御範囲分割処理方式に関する
ものである。
特に複数個の並列演算部と容量を可変にできるベクトル
・レジスタとをそなえたベクトル処理プロセツサに対し
て，与えられたソース・プログラムから目的プログラム
を生成して供給するコンパイラにおいて，上記ベクトル
処理プロセツサが処理を実行する際に，データの種類数
即ちベクトル数にもとづいて分割するという観点から，
いわば最適な形で上記ベクトル・レジスタを使用できる
ように，ベクトル・レングス制御範囲を分割するように
したベクトル・レングス制御範囲分割処理方式に関する
ものである。
（Ｂ） 技術の背景と問題点 例えば，第１図（Ａ）に示す如く，ベクトルＡに属する
エレメントa1,a2,…とベクトルＢに属するエレメント
b1,b2,…との各エレメント相互を加算して，エレメント
c1,c2,…をもつベクトルＣを生成するようなベクトル演
算命令（以下，簡単のためにベクトル命令という）を実
行するベクトル処理プロセツサが存在している。第１図
（Ａ）図示の場合，第ｉ番目のエレメント相互の加算を
行なうか否かをマスク・エレメントm1,m2,…にて指示す
るようにされており，第１図（Ｂ）に一般化して示す如
き処理が行なわれる。
エレメントa1,a2,…とベクトルＢに属するエレメント
b1,b2,…との各エレメント相互を加算して，エレメント
c1,c2,…をもつベクトルＣを生成するようなベクトル演
算命令（以下，簡単のためにベクトル命令という）を実
行するベクトル処理プロセツサが存在している。第１図
（Ａ）図示の場合，第ｉ番目のエレメント相互の加算を
行なうか否かをマスク・エレメントm1,m2,…にて指示す
るようにされており，第１図（Ｂ）に一般化して示す如
き処理が行なわれる。
上記の如き処理を行なうベクトル処理プロセツサを有す
るデータ処理システムは，一実施例として第２図図示の
如きシステム構成をもつている。図中の符号１は主記憶
装置,2はメモリ制御装置,3はベクトル処理プロセッサ,4
はチヤネル・プロセツサ,5は大記憶装置,6はスカラ処理
回路部,7はベクトル処理回路部,8−0,8−1,…は夫々浮
動小数点データ・レジスタ,9−0,9−1,…は夫々複数個
のデータ（エレメント・データ）を格納し得るベクトル
・レジスタ,10−0,10−1,…は夫々複数個のマスク・デ
ータ（マスク・エレメント・データ）を格納し得るマス
ク・レジスタ,11はベクトル長レジスタであつて各ベク
トル・レジスタに格納されるエレメントの個数情報がセ
ツトされるもの,12−0,12−１は夫々メモリ・アクセス
・パイプライン,13は加減算パイプライン,14は乗算処理
パイプライン,15は除算処理パイプライン,16はマスク処
理パイプラインを表わしている。
るデータ処理システムは，一実施例として第２図図示の
如きシステム構成をもつている。図中の符号１は主記憶
装置,2はメモリ制御装置,3はベクトル処理プロセッサ,4
はチヤネル・プロセツサ,5は大記憶装置,6はスカラ処理
回路部,7はベクトル処理回路部,8−0,8−1,…は夫々浮
動小数点データ・レジスタ,9−0,9−1,…は夫々複数個
のデータ（エレメント・データ）を格納し得るベクトル
・レジスタ,10−0,10−1,…は夫々複数個のマスク・デ
ータ（マスク・エレメント・データ）を格納し得るマス
ク・レジスタ,11はベクトル長レジスタであつて各ベク
トル・レジスタに格納されるエレメントの個数情報がセ
ツトされるもの,12−0,12−１は夫々メモリ・アクセス
・パイプライン,13は加減算パイプライン,14は乗算処理
パイプライン,15は除算処理パイプライン,16はマスク処
理パイプラインを表わしている。
上記ベクトル処理プロセツサにおいては，上記各ベクト
ル・レジスタ９−0,9−1,…を合計した物理的最大容量
Ｗは有限なものであるが，例えば全体をｐ個に分けて論
理的最大容量W/pをもつｐ個のレジスタとしたり，ある
いは全体をｑ個に分けてW/qをもつｑ個のレジスタとし
たりすることが可能となるよう構成されている。即ち例
えば物理的最大容量Ｗが256である場合にＰ＝４の形に
分割するようにすると、64ワードの大きさをもつ４個の
レジスタに分割される。またＰ＝８の形に分割すると32
ワードの大きさをもつ８個のレジスタに分割される。
ル・レジスタ９−0,9−1,…を合計した物理的最大容量
Ｗは有限なものであるが，例えば全体をｐ個に分けて論
理的最大容量W/pをもつｐ個のレジスタとしたり，ある
いは全体をｑ個に分けてW/qをもつｑ個のレジスタとし
たりすることが可能となるよう構成されている。即ち例
えば物理的最大容量Ｗが256である場合にＰ＝４の形に
分割するようにすると、64ワードの大きさをもつ４個の
レジスタに分割される。またＰ＝８の形に分割すると32
ワードの大きさをもつ８個のレジスタに分割される。
ベクトル処理プロセツサが処理を実行する際において，
プログラムにおいて利用するデータの種類数が少ない場
合には，ベクトル・レジスタの論理的個数は少なくても
個々の論理的最大容量が大となるように分割することが
望まれる。但し論理的個数が小さくなり過ると非所望な
形でロード／ストアが生じる頻度が大となるが，一方プ
ログラムにおいて利用するデータの種類数が多い場合に
は，逆にベクトル・レジスタの論理的最大容量が小さく
ても論理的個数が大となるように分割することが望まれ
る。しかし従来レジスタの個数を選定するに当たって
は，使用するベクトルのベクトル長にもとづいて分割す
るという観点が存在していたに過ぎない。
プログラムにおいて利用するデータの種類数が少ない場
合には，ベクトル・レジスタの論理的個数は少なくても
個々の論理的最大容量が大となるように分割することが
望まれる。但し論理的個数が小さくなり過ると非所望な
形でロード／ストアが生じる頻度が大となるが，一方プ
ログラムにおいて利用するデータの種類数が多い場合に
は，逆にベクトル・レジスタの論理的最大容量が小さく
ても論理的個数が大となるように分割することが望まれ
る。しかし従来レジスタの個数を選定するに当たって
は，使用するベクトルのベクトル長にもとづいて分割す
るという観点が存在していたに過ぎない。
（Ｃ） 発明の目的と構成 本発明は，上記の点を解決することを目的としており，
（ｉ）与えられたベクトル・レングス制御範囲において
使用される各オペランドが保持される期間（レジスタの
使用期間に対応する）をチエツクすると共に，（ii）当
該チエツク効果から与えられた単一のベクトル・レング
ス制御範囲をして好ましいベクトル・レジスタ数を異に
する複数個のベクトル・レングス制御範囲に分割にする
ようにすることを特徴としている。
（ｉ）与えられたベクトル・レングス制御範囲において
使用される各オペランドが保持される期間（レジスタの
使用期間に対応する）をチエツクすると共に，（ii）当
該チエツク効果から与えられた単一のベクトル・レング
ス制御範囲をして好ましいベクトル・レジスタ数を異に
する複数個のベクトル・レングス制御範囲に分割にする
ようにすることを特徴としている。
（Ｄ） 発明の実施例 第３図は本発明に用いるコンパイラの一実施例構成，第
４図は本発明においてソース・プログラムを中間コード
に移してゆく態様を説明する説明図，第５図はソース・
プログラムをベクトル化してゆく態様を説明する説明
図，第６図ないし第９図は本発明にいうベクトル・レン
グス制御範囲を分割するための一実施例態様を説明する
説明図，第10図ないし第13図は本発明にいうビジー範囲
を縮小するための一実施例態様を説明する説明図，第14
図は中間コード最適化部における本発明と直接関連する
部分の一実施令フローチヤートを示している。
４図は本発明においてソース・プログラムを中間コード
に移してゆく態様を説明する説明図，第５図はソース・
プログラムをベクトル化してゆく態様を説明する説明
図，第６図ないし第９図は本発明にいうベクトル・レン
グス制御範囲を分割するための一実施例態様を説明する
説明図，第10図ないし第13図は本発明にいうビジー範囲
を縮小するための一実施例態様を説明する説明図，第14
図は中間コード最適化部における本発明と直接関連する
部分の一実施令フローチヤートを示している。
第３図において,17は大記憶部に格納されているソース
・プログラム,18はコンパイラ,19はコンパイルされて大
記憶装置上に格納される目的プログラム,20はソース解
釈部,21は記憶域割付け部,22はベクトル化部,23は中間
コード最適化部,24はレジスタ使用決定部,25は目的プロ
グラム出力部を表わしている。
・プログラム,18はコンパイラ,19はコンパイルされて大
記憶装置上に格納される目的プログラム,20はソース解
釈部,21は記憶域割付け部,22はベクトル化部,23は中間
コード最適化部,24はレジスタ使用決定部,25は目的プロ
グラム出力部を表わしている。
コンパイラ18は，大記憶装置からソース・プログラム17
を取込んで，所望の目的プログラム19を生成する。この
とき図示の各部は次のような処理を行う。
を取込んで，所望の目的プログラム19を生成する。この
とき図示の各部は次のような処理を行う。
即ち，ソース解釈部20はソース・プログラム17を大記憶
装置から取込み，文解釈を行つて中間コード（テキス
ト）に展開する。例えばソース・プログラムが第４図図
示左側の如き場合に図示右側に示す如き中間コードに展
開する。記憶域割付け部21はプログラム内に出現する各
種データに対応して記憶域内番地を割当てる。ベクトル
化部22は，プログラム中のループ構造を検出し，並列実
行可能部分を認識し，第５図図示の如く中間コードへの
中間コード変更を行う。中間コード最適化部23は，中間
コードのレベルで，第２図図示の如きベクトル処理プロ
セツサを有効に利用するための最適化を施す。レジスタ
使用決定部24は，中間コードに現われたデータに対し
て，ベクトル処理プロセツサ上の資源（レジスタ）を割
当てる。そして目的プログラム出力部25は機械命令語を
大記憶装置へ出力しかつ命令語レベルでの最適化を行
う。更により具体的に説明すれば次の如き各部の動作が
行われる。即ち A:記憶域割付け部21 プログラム中に出現した色々な名前（変数や配列）は，
ソース解釈部20の処理が終了すると名前単位に辞書が作
成される。これらの辞書を入力とし，配列，変数の順で
割付けが行われ，さらに長さ（一要素）の長いものから
順に割付けが行われる。
装置から取込み，文解釈を行つて中間コード（テキス
ト）に展開する。例えばソース・プログラムが第４図図
示左側の如き場合に図示右側に示す如き中間コードに展
開する。記憶域割付け部21はプログラム内に出現する各
種データに対応して記憶域内番地を割当てる。ベクトル
化部22は，プログラム中のループ構造を検出し，並列実
行可能部分を認識し，第５図図示の如く中間コードへの
中間コード変更を行う。中間コード最適化部23は，中間
コードのレベルで，第２図図示の如きベクトル処理プロ
セツサを有効に利用するための最適化を施す。レジスタ
使用決定部24は，中間コードに現われたデータに対し
て，ベクトル処理プロセツサ上の資源（レジスタ）を割
当てる。そして目的プログラム出力部25は機械命令語を
大記憶装置へ出力しかつ命令語レベルでの最適化を行
う。更により具体的に説明すれば次の如き各部の動作が
行われる。即ち A:記憶域割付け部21 プログラム中に出現した色々な名前（変数や配列）は，
ソース解釈部20の処理が終了すると名前単位に辞書が作
成される。これらの辞書を入力とし，配列，変数の順で
割付けが行われ，さらに長さ（一要素）の長いものから
順に割付けが行われる。
B:ベクトル化部22 構造解析が行われる際に，中間テキストや各種の辞書を
入力して，最大限最適化の対象となるループ（以下SCR
と略す）の解析と，データの使用情報を中心とする各種
の情報を収集し，これらの情報は,SCR辞書，文書号辞
書，名前／定数辞書，文番号テキスト，ベクトル制御フ
エースの共通情報などとして蓄積される。当該ベクトル
化部22においては，上記SCR辞書からDOループだけを対
象に，そのループ内のスカラテキストで並列実行可能部
分を自動的に認識し，ベクトルテキストに変換する。
入力して，最大限最適化の対象となるループ（以下SCR
と略す）の解析と，データの使用情報を中心とする各種
の情報を収集し，これらの情報は,SCR辞書，文書号辞
書，名前／定数辞書，文番号テキスト，ベクトル制御フ
エースの共通情報などとして蓄積される。当該ベクトル
化部22においては，上記SCR辞書からDOループだけを対
象に，そのループ内のスカラテキストで並列実行可能部
分を自動的に認識し，ベクトルテキストに変換する。
C:中間コード最適化部23 ここで，入力となるテキストは，上記スカラテキスト
と，ベクトル化フェーズで変換された上記ベクトルテキ
ストの２種類である。
と，ベクトル化フェーズで変換された上記ベクトルテキ
ストの２種類である。
これらのテキストには，（ｉ）同じ計算を何度も行って
いる等のそのプログラムで不要なもの，ループの外側で
演算しても良いものがループの内側で演算している等の
プログラムにとって必要であるが，その場所で演算する
必要性のないもの，（ii）あるいは，他の方法で計算し
た方が効率が良いものなど，一般的に冗長性のある多く
のテキストを含んでいる。中間コード最適化部23では，
このような冗長性の含まれている中間テキスト群を入力
し，可能な限り冗長性は含まない，より効率の良い中間
テキスト群へ変換する。なおオペランドの保持期間は，
各オペランド単位に中間コードをサーチしてチェックさ
れる。（最適化の入力としては，同じ変数に対するロー
ドでも別のベクトル・テンポラリに割付けられている。
そのため，式を求める単位で分割することも可能であ
る。）。
いる等のそのプログラムで不要なもの，ループの外側で
演算しても良いものがループの内側で演算している等の
プログラムにとって必要であるが，その場所で演算する
必要性のないもの，（ii）あるいは，他の方法で計算し
た方が効率が良いものなど，一般的に冗長性のある多く
のテキストを含んでいる。中間コード最適化部23では，
このような冗長性の含まれている中間テキスト群を入力
し，可能な限り冗長性は含まない，より効率の良い中間
テキスト群へ変換する。なおオペランドの保持期間は，
各オペランド単位に中間コードをサーチしてチェックさ
れる。（最適化の入力としては，同じ変数に対するロー
ドでも別のベクトル・テンポラリに割付けられている。
そのため，式を求める単位で分割することも可能であ
る。）。
D:レジスタ使用決定部24 ベクトル／スカラについてのテキスト最適化を施された
中間テキストは，冗長性は取り除かれているが，その中
間テキストがどのような命令列に展開され，どのような
レジスタを使用するかについては意義されていない。そ
こで，ベクトル及びスカラレジスタ割付けに当たって
は，プログラムが使用されているデータの種類，使用範
囲，頻度，中間テキストから展開される命令列，及び，
ハードウェアの持っているレジスタの種類と個数（ベク
トルのとき，ベクトル長も）考慮し，実行効率が最もよ
くなるようなレジスタの割付けを行うものである。
中間テキストは，冗長性は取り除かれているが，その中
間テキストがどのような命令列に展開され，どのような
レジスタを使用するかについては意義されていない。そ
こで，ベクトル及びスカラレジスタ割付けに当たって
は，プログラムが使用されているデータの種類，使用範
囲，頻度，中間テキストから展開される命令列，及び，
ハードウェアの持っているレジスタの種類と個数（ベク
トルのとき，ベクトル長も）考慮し，実行効率が最もよ
くなるようなレジスタの割付けを行うものである。
E:目的プログラム出力部25 スカラテキストやベクトルテキストを入力して， スカラテキストやベクトルテキストを入力して，夫々の
テキストに対応するオブジェクト・プログラムを生成し
て出力する。
テキストに対応するオブジェクト・プログラムを生成し
て出力する。
ベクトル処理プロセツサを稼動させるためのコンパイラ
は第３図図示の如き構成をもつており，与えられたソー
ス・プログラムを目的プログラムにコンパイルする。
は第３図図示の如き構成をもつており，与えられたソー
ス・プログラムを目的プログラムにコンパイルする。
この場合，例えば第６図（Ａ）図示の如きソース・プロ
グラムが与えられたとして第６図（Ｂ）図示の如き中間
コード（テキスト）が得られるが，上述の如くベクトル
・レジスタの論理的最大容量と論理個数との積が一定と
なるように，上記論理的最大容量を選択することが可能
である。このために，第６図（Ｂ）図示のベクトル・レ
ングス制御範囲26を，第６図（Ｃ）図示の如く，いわば
ベクトル・レジスタの容量を「1000」とした形のベクト
ル・レングス制御ループ27とし，当該制御ループが10回
分回転するようにして処理することも自由である。勿
論，第６図（Ｂ）図示のものでは，ベクトル・レジスタ
として容量が「10000」のものを必要とすることから，
一般には，第６図（Ｃ）図示の如くベクトル・レングス
制御ループ27として実行される。
グラムが与えられたとして第６図（Ｂ）図示の如き中間
コード（テキスト）が得られるが，上述の如くベクトル
・レジスタの論理的最大容量と論理個数との積が一定と
なるように，上記論理的最大容量を選択することが可能
である。このために，第６図（Ｂ）図示のベクトル・レ
ングス制御範囲26を，第６図（Ｃ）図示の如く，いわば
ベクトル・レジスタの容量を「1000」とした形のベクト
ル・レングス制御ループ27とし，当該制御ループが10回
分回転するようにして処理することも自由である。勿
論，第６図（Ｂ）図示のものでは，ベクトル・レジスタ
として容量が「10000」のものを必要とすることから，
一般には，第６図（Ｃ）図示の如くベクトル・レングス
制御ループ27として実行される。
上述の如く，ベクトル・レジスタの分割態様を可変にで
きていることから，ベクトル処理プロセツサが処理を実
行する際に，好ましい形でベクトル・レジスタが分割さ
れて使用されることが最適化につながるものであり，本
発明においては，与えられた中間コード（テキスト）を
必要に応じて分割し，夫々ベクトル・レジスタを好まし
い形で分割した態様にて利用できるようにしている。
きていることから，ベクトル処理プロセツサが処理を実
行する際に，好ましい形でベクトル・レジスタが分割さ
れて使用されることが最適化につながるものであり，本
発明においては，与えられた中間コード（テキスト）を
必要に応じて分割し，夫々ベクトル・レジスタを好まし
い形で分割した態様にて利用できるようにしている。
今第７図（Ａ）図示の如きソース・プログラムが与えら
れ，第３図図示のベクトル化部22が第７図（Ｂ）図示の
如き中間コード（テキスト）を出力したとする。このと
き中間コード最適化部23は，第８図図示の如く，各オペ
ランドvt1,vt2,…がどの範囲の期間中ベクトル・レジス
タ上に保持されていなければならないかをチエツクす
る。
れ，第３図図示のベクトル化部22が第７図（Ｂ）図示の
如き中間コード（テキスト）を出力したとする。このと
き中間コード最適化部23は，第８図図示の如く，各オペ
ランドvt1,vt2,…がどの範囲の期間中ベクトル・レジス
タ上に保持されていなければならないかをチエツクす
る。
第８図図示の場合，例えば，オペランドvt1は図示No.1
の時点にロードされて或るベクトル・レジスタにセツト
され図示No.4の時点において使用済となり，オペランド
vt6は図示No.7の時点にロードされ図示No.15の時点にお
いて使用済となる，などが明らかとなる。このように各
オペランドの保持期間を調べることによつて，第８図中
「ビジー数」として示している如く，或る時点に幾個分
のベクトル・レジスタを必要とするかが判る。そして，
該ビジー数に対して，例えば図示No.14の如く平方根処
理を行なう場合に余分にレジスタを必要とすることを考
慮して，補正を行つて図示「必要VR数」を得る。該必要
VR数は，或る時点において幾個分のベクトル・レジスタ
を必要としているかを示している。
の時点にロードされて或るベクトル・レジスタにセツト
され図示No.4の時点において使用済となり，オペランド
vt6は図示No.7の時点にロードされ図示No.15の時点にお
いて使用済となる，などが明らかとなる。このように各
オペランドの保持期間を調べることによつて，第８図中
「ビジー数」として示している如く，或る時点に幾個分
のベクトル・レジスタを必要とするかが判る。そして，
該ビジー数に対して，例えば図示No.14の如く平方根処
理を行なう場合に余分にレジスタを必要とすることを考
慮して，補正を行つて図示「必要VR数」を得る。該必要
VR数は，或る時点において幾個分のベクトル・レジスタ
を必要としているかを示している。
第８図図示の場合には，図示No.6とNo.7との境界におい
て，オペランドの依存関係がなくなつており，この境界
にて場合に応じて区分してもよいことが判る。一方この
ように区分したとしたとき，別個の観点から，前者（N
o.1ないしNo.6）においてはベクトル・レジスタを４個
に分割することが好ましく，後者（No.7ないしNo.18）
においてはベクトル・レジスタを８個に分割せざるを得
ないものとすると，第７図（Ｂ）図示の中間コードをし
て第９図に示す如く２つのベクトル・レングス制御範囲
をもつものに区分し，夫々ベクトル・レジスタの分割の
態様を異にして処理を行うようにされる。
て，オペランドの依存関係がなくなつており，この境界
にて場合に応じて区分してもよいことが判る。一方この
ように区分したとしたとき，別個の観点から，前者（N
o.1ないしNo.6）においてはベクトル・レジスタを４個
に分割することが好ましく，後者（No.7ないしNo.18）
においてはベクトル・レジスタを８個に分割せざるを得
ないものとすると，第７図（Ｂ）図示の中間コードをし
て第９図に示す如く２つのベクトル・レングス制御範囲
をもつものに区分し，夫々ベクトル・レジスタの分割の
態様を異にして処理を行うようにされる。
上述の如く，与えられたいわば単一のベクトル・レング
ス制御範囲についても，場合によつて複数個のベクトル
・レングス制御範囲に分割することが好ましいことがあ
る。上記分割を行なうに先立つて，必要に応じて，上述
の如くオペランドが保持される期間を可能な限り小さく
する処理を行うことが望まれる。例えば今，第10図図示
の如く，第８図図示と同様に，或る中間コードに対して
ビジー数評価を行つたとする。第10図図示の場合には，
ビジー数の最大値は「８」となつており，当該中間コー
ドを，ロード／ストア＃1,ロード／ストア＃2,加減算，
乗算の各パイプライン演算部に割つけると，第11図図示
の如くなつていることが判る。
ス制御範囲についても，場合によつて複数個のベクトル
・レングス制御範囲に分割することが好ましいことがあ
る。上記分割を行なうに先立つて，必要に応じて，上述
の如くオペランドが保持される期間を可能な限り小さく
する処理を行うことが望まれる。例えば今，第10図図示
の如く，第８図図示と同様に，或る中間コードに対して
ビジー数評価を行つたとする。第10図図示の場合には，
ビジー数の最大値は「８」となつており，当該中間コー
ドを，ロード／ストア＃1,ロード／ストア＃2,加減算，
乗算の各パイプライン演算部に割つけると，第11図図示
の如くなつていることが判る。
この状態において，第10図図示の各処理を図示下方から
順に調べてゆき，ロード処理 vt10＝Ｈ（＝＊） が見出されたとき，当該ロード処理に対応するオペラン
ドvt10が利用されるのは vt17＝vt10＊vt16 においてであることを調べ，第11図においてvt17に対応
した処理が行われるサイクル「７」よりも１サイクル前
（同じサイクルでもよいがチエイニング処理となること
から１サイクル前としている）のサイクル「６」におい
てロード／ストア・パイプライン演算部が空き状態にあ
れば，上記vt10に対応したロード処理をサイクル「６」
に移すようにする。これは，必要とするオペランドが
直前までに整つていればよいという考えにもとづいて入
れ替えを行つていることに相当している。同様に次い
で,vt9に対応するロード処理はサイクル「５」に移され
る。言うまでもなく,vt5,vt6,vt2,vt1に対応するロー
ド処理は移すまでもなく好ましい位置にある。なお本願
特許請求の範囲第（２）項において「シフト処理部」と
いう用語を用いる処理部は当該上記vt10に対応するロー
ド処理をサイクル「６」に移したり，上記vt9に対応す
るロード処理をサイクル「５」に移したりする処理を行
う処理部を指していると考えてよい。
順に調べてゆき，ロード処理 vt10＝Ｈ（＝＊） が見出されたとき，当該ロード処理に対応するオペラン
ドvt10が利用されるのは vt17＝vt10＊vt16 においてであることを調べ，第11図においてvt17に対応
した処理が行われるサイクル「７」よりも１サイクル前
（同じサイクルでもよいがチエイニング処理となること
から１サイクル前としている）のサイクル「６」におい
てロード／ストア・パイプライン演算部が空き状態にあ
れば，上記vt10に対応したロード処理をサイクル「６」
に移すようにする。これは，必要とするオペランドが
直前までに整つていればよいという考えにもとづいて入
れ替えを行つていることに相当している。同様に次い
で,vt9に対応するロード処理はサイクル「５」に移され
る。言うまでもなく,vt5,vt6,vt2,vt1に対応するロー
ド処理は移すまでもなく好ましい位置にある。なお本願
特許請求の範囲第（２）項において「シフト処理部」と
いう用語を用いる処理部は当該上記vt10に対応するロー
ド処理をサイクル「６」に移したり，上記vt9に対応す
るロード処理をサイクル「５」に移したりする処理を行
う処理部を指していると考えてよい。
上記ロード処理に対応する処理が終了すると，第10図図
示の各処理を図示上方から順に調べてゆき，ストア処理 Ｊ（＊）＝vt7 が見出されたとき，当該ストア処理に対応するオペラン
ドvt7が定義された（得られた）のは vt7＝vt3＋S3 であることを調べ，第11図においてvt7に対応した処理
が行われるサイクル「２」よりも１サイクル後のサイク
ル「２」においてロード／ストア・パイプライン演算部
が空き状態にあれば，上記vt7に対応したストア処理を
サイクル「３」に移すようにする。これは、或るオペ
ランドが定義されれば（直ちにそれを使用することがな
い限り）早期にストアしてもよいという考えにもとづい
ている。同様に次いで,vt8に対応するストア処理はサイ
クル「３」に移される。言うまでもなくvt16やvt17に
対応するストア処理はそのままで好ましいサイクルにあ
ると考えてよい。
示の各処理を図示上方から順に調べてゆき，ストア処理 Ｊ（＊）＝vt7 が見出されたとき，当該ストア処理に対応するオペラン
ドvt7が定義された（得られた）のは vt7＝vt3＋S3 であることを調べ，第11図においてvt7に対応した処理
が行われるサイクル「２」よりも１サイクル後のサイク
ル「２」においてロード／ストア・パイプライン演算部
が空き状態にあれば，上記vt7に対応したストア処理を
サイクル「３」に移すようにする。これは、或るオペ
ランドが定義されれば（直ちにそれを使用することがな
い限り）早期にストアしてもよいという考えにもとづい
ている。同様に次いで,vt8に対応するストア処理はサイ
クル「３」に移される。言うまでもなくvt16やvt17に
対応するストア処理はそのままで好ましいサイクルにあ
ると考えてよい。
上記の如き処理は本明細書において，ビジー範囲縮小処
理と呼ばれているが，当該処理を実行した結果を第12図
および第13図に示すと，ビジー数が最大「５」になるこ
とが判る。
理と呼ばれているが，当該処理を実行した結果を第12図
および第13図に示すと，ビジー数が最大「５」になるこ
とが判る。
第14図は中間コード最適化部における本発明と直接関連
する部分の一実施例フローチヤートを示している。図中
の符号28はベクトル・データ・ビジー範囲縮小処理部で
あつて第10図ないし第13図に関連して説明した処理を行
うもの,29はベクトル・レングス制御範囲分割処理部,30
は物理ベクトル長決定処理部を表わしている。
する部分の一実施例フローチヤートを示している。図中
の符号28はベクトル・データ・ビジー範囲縮小処理部で
あつて第10図ないし第13図に関連して説明した処理を行
うもの,29はベクトル・レングス制御範囲分割処理部,30
は物理ベクトル長決定処理部を表わしている。
ベクトル・レングス制御範囲分割処理部29は，図示の如
く，（ｉ）ベクトル・データのビジー範囲の把握，（i
i）必要ベクトル・レジスタ数の認識，（iii）ベクトル
・レングス制御範囲内のグループ認識，（iv）各グルー
プの最適なベクトル・レジスタ数の認識，（ｖ）ベクト
ル・レングス制御範囲の分割に大分される。
く，（ｉ）ベクトル・データのビジー範囲の把握，（i
i）必要ベクトル・レジスタ数の認識，（iii）ベクトル
・レングス制御範囲内のグループ認識，（iv）各グルー
プの最適なベクトル・レジスタ数の認識，（ｖ）ベクト
ル・レングス制御範囲の分割に大分される。
一般に或るベクトル・レングス制御範囲においてベクト
ル長を幾つに選ぶのが好ましいかは，次のように判定さ
れると考えてよい。即ち，コンパイル時に１回のベクト
ル長設定によつて実行できるベクトル要素数（論理ベク
トル長lvlと呼ぶ）が不明確な場合には，ベクトル・レ
ジスタの全物理容量を上記最大ビジー数で割つた値（デ
ータ・ベクトル長）dvlを選ぶようにされる。また上記
論理ベクトル長lvlが判る場合には， lvl≦dvlのときlvl lvl＞dvlのときdvl を選ぶようにされる。
ル長を幾つに選ぶのが好ましいかは，次のように判定さ
れると考えてよい。即ち，コンパイル時に１回のベクト
ル長設定によつて実行できるベクトル要素数（論理ベク
トル長lvlと呼ぶ）が不明確な場合には，ベクトル・レ
ジスタの全物理容量を上記最大ビジー数で割つた値（デ
ータ・ベクトル長）dvlを選ぶようにされる。また上記
論理ベクトル長lvlが判る場合には， lvl≦dvlのときlvl lvl＞dvlのときdvl を選ぶようにされる。
第14図図示のベクトル・レングス制御範囲分割処理部29
は，（ｉ）オペランドのビジー範囲を把握し，必要とす
るベクトル・レジスタ数を認識し，（ii）そしてベクト
ル・レングス制御範囲内でビジー範囲が途切れている部
分を認識してグループ分けを行い，（iii）そして各グ
ループでの最適なベクトル・レジスタ使用数を求め，
（iv）連続する２つのグループにおいて最適なベクトル
・レジスタ使用数が異なつていれば，当該グループの境
界でベクトル・レングス制御範囲を分割する，ようにし
ていると考えてよい。
は，（ｉ）オペランドのビジー範囲を把握し，必要とす
るベクトル・レジスタ数を認識し，（ii）そしてベクト
ル・レングス制御範囲内でビジー範囲が途切れている部
分を認識してグループ分けを行い，（iii）そして各グ
ループでの最適なベクトル・レジスタ使用数を求め，
（iv）連続する２つのグループにおいて最適なベクトル
・レジスタ使用数が異なつていれば，当該グループの境
界でベクトル・レングス制御範囲を分割する，ようにし
ていると考えてよい。
（Ｅ） 発明の効果 以上説明した如く，本発明によれば，ベクトル・レジス
タの使用態様の面から・ベクトル・レングス制御範囲を
必要に応じて分割し，最適な形でコンパイルされ得るよ
うにすることが可能となる。
タの使用態様の面から・ベクトル・レングス制御範囲を
必要に応じて分割し，最適な形でコンパイルされ得るよ
うにすることが可能となる。
第１図はベクトル命令に対応した処理を概念的に説明す
る説明図，第２図は本発明にいうベクトル処理プロセツ
サを有する処理システムの一実施例，第３図は本発明に
用いるコンパイラの一実施例構成，第４図はソース・プ
ログラムを中間コードに移してゆく態様を説明する説明
図，第５図はソース・プログラムをベクトル化してゆく
態様を説明する説明図，第６図ないし第９図は本発明に
いうベクトル・レングス制御範囲を分割するための一実
施例態様を説明する説明図，第10図ないし第13図は本発
明にいうビジー範囲を縮小するための一実施例態様を説
明する説明図，第14図は中間コード最適化部における本
発明と直接関連する部分の一実施例フローチヤートを示
している。 図中,1は主記憶装置,2はメモリ制御装置,3はベクトル処
理プロセツサ,4はチヤネル・プロセツサ,5は大記憶装
置,9はベクトル・レジスタ,10はマスク・レジスタ,11な
いし16は夫々パイプライン演算部,17はソース・プログ
ラム,18はコンパイラ,19は目的プログラム,20はソース
解釈部,21は記憶域割付け部,22はベクトル部,23は中間
コード最適化部,24はレジスタ使用決定部,25は目的プロ
グラム出力部を表わしている。
る説明図，第２図は本発明にいうベクトル処理プロセツ
サを有する処理システムの一実施例，第３図は本発明に
用いるコンパイラの一実施例構成，第４図はソース・プ
ログラムを中間コードに移してゆく態様を説明する説明
図，第５図はソース・プログラムをベクトル化してゆく
態様を説明する説明図，第６図ないし第９図は本発明に
いうベクトル・レングス制御範囲を分割するための一実
施例態様を説明する説明図，第10図ないし第13図は本発
明にいうビジー範囲を縮小するための一実施例態様を説
明する説明図，第14図は中間コード最適化部における本
発明と直接関連する部分の一実施例フローチヤートを示
している。 図中,1は主記憶装置,2はメモリ制御装置,3はベクトル処
理プロセツサ,4はチヤネル・プロセツサ,5は大記憶装
置,9はベクトル・レジスタ,10はマスク・レジスタ,11な
いし16は夫々パイプライン演算部,17はソース・プログ
ラム,18はコンパイラ,19は目的プログラム,20はソース
解釈部,21は記憶域割付け部,22はベクトル部,23は中間
コード最適化部,24はレジスタ使用決定部,25は目的プロ
グラム出力部を表わしている。
フロントページの続き (72)発明者 三浦 信也 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 鈴木 一彦 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 山田 博文 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (2)
- 【請求項１】複数の並列演算部をそなえると共に複数個
のベクトル・レジスタを少なくともそなえ当該ベクトル
・レジスタを用いてベクトル演算命令を実行するベクト
ル処理プロセッサに対して， 与えられたソース・プログラムから目的プログラムを生
成して供給するコンパイラにおいて， 上記ソース・プログラムの文解釈を行って中間コードに
展開するソース解釈部， プログラム中に出現する各種データに記憶域内番地を割
り当てる記憶域割付け部， プログラム中のループ構造を検出して並列実行可能部分
の認識を行いかつ上記中間コードへの中間コード変更を
行うベクトル化部， 中間コードのレベルで上記ベクトル処理プロセッサを有
効に利用するための最適化を施す中間コード最適化部， 中間コードに現われたデータに実際の資源を割当てるレ
ジスタ使用決定部， および目的プログラム出力部をそなえてなり， 更に，上記中間コード最適化部は， 与えられたベクトル・レングス制御範囲にもとづいて当
該ベクトル・レングス制御範囲上の各オペランドがベク
トル・レジスタに保持されるべき期間をチェックするビ
ジー範囲把握部をそなえると共に， 当該ビジー範囲把握部によるチェック結果にもとづいて
与えられた単一のベクトル・レングス制御範囲をしてベ
クトル・レジスタ数を異にする複数個のベクトル・レン
グス制御範囲に分割するベクトル・レングス制御範囲分
割部をそなえ， 上記ベクトル処理プロセッサが処理を実行する際に当該
割当てられたベクトル・レジスタを利用可能にする ことを特徴とするベクトル・レングス制御範囲分割処理
方式。 - 【請求項２】複数の並列演算部をそなえると共に複数個
のベクトル・レジスタを少なくともそなえ当該ベクトル
・レジスタを用いてベクトル演算命令を実行するベクト
ル処理プロセッサに対して， 与えられたソース・プログラムから目的プログラムを生
成して供給するコンパイラにおいて， 上記ソース・プログラムの文解釈を行って中間コードに
展開するソース解釈部， プログラム中に出現する各種データに記憶域内番地を割
り当てる記憶域割付け部， プログラム中のループ構造を検出して並列実行可能部分
の認識を行いかつ上記中間コードへの中間コード変更を
行うベクトル化部， 中間コードのレベルで上記ベクトル処理プロセッサを有
効に利用する上での最適化を施す中間コード最適化部， 中間コードに現われたデータに実際の資源を割当てるレ
ジスタ使用決定部， および目的プログラム出力部をそなえてなり， 更に，上記中間コード最適化部は， 与えられたベクトル・レングス制御範囲にもとづいて当
該ベクトル・レングス制御範囲上の各オペランドがベク
トル・レジスタに保持されるべき期間をチェックするビ
ジー範囲把握部をそなえると共に， 当該ビジー範囲把握部によるチェック結果にもとづいて
ロード・データおよび／またはストア・データの転送時
点をシフトするシフト処理部をそなえ， かつ上記転送時をシフトすることによって上記各オペラ
ンドがベクトル・レジスタに保持されるべき期間を短縮
せしめるよう処理が行われ，該短縮された結果のベクト
ル・レングス制御範囲にもとづいて，単一のベクトル・
レングス制御範囲をベクトル・レジスタ数が元の単一の
ベクトル・レングス制御範囲のベクトル・レジスタ数と
は異なる複数のベクトル・レングス制御範囲に分割する
ベクトル・レングス制御範囲分割部をそなえ， 上記ベクトル処理プロセッサが処理を実行する際に当該
割当てられたレジスタを利用可能にする ことを特徴とするベクトル・レングス制御範囲分割処理
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57031193A JPH06103462B2 (ja) | 1982-02-27 | 1982-02-27 | ベクトル・レングス制御範囲分割処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57031193A JPH06103462B2 (ja) | 1982-02-27 | 1982-02-27 | ベクトル・レングス制御範囲分割処理方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58149565A JPS58149565A (ja) | 1983-09-05 |
| JPH06103462B2 true JPH06103462B2 (ja) | 1994-12-14 |
Family
ID=12324584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57031193A Expired - Lifetime JPH06103462B2 (ja) | 1982-02-27 | 1982-02-27 | ベクトル・レングス制御範囲分割処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06103462B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0644270B2 (ja) * | 1984-06-13 | 1994-06-08 | 富士通株式会社 | ベクトルプロセッサの制御処理方式 |
| JPS6133547A (ja) * | 1984-07-25 | 1986-02-17 | Fujitsu Ltd | ベクトル・レジスタのオ−バフロ−情報通知方式 |
| JPS61264442A (ja) * | 1985-05-18 | 1986-11-22 | Fujitsu Ltd | コンパイル装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5493342A (en) * | 1977-12-30 | 1979-07-24 | Fujitsu Ltd | Vector register |
-
1982
- 1982-02-27 JP JP57031193A patent/JPH06103462B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5493342A (en) * | 1977-12-30 | 1979-07-24 | Fujitsu Ltd | Vector register |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58149565A (ja) | 1983-09-05 |
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