JPS59180669A - 領域不変ベクトルの割付方式 - Google Patents
領域不変ベクトルの割付方式Info
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- JPS59180669A JPS59180669A JP5548983A JP5548983A JPS59180669A JP S59180669 A JPS59180669 A JP S59180669A JP 5548983 A JP5548983 A JP 5548983A JP 5548983 A JP5548983 A JP 5548983A JP S59180669 A JPS59180669 A JP S59180669A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、プログラムのうち入れ子構造のループを構成
する部分、特に内部ループに領域不変べクトルをロード
するだめのベクトル・ロード命令、領域不変ベクトルを
演算するだめのベクトル演算命令および領域不変ベクト
ルをストアするだめのベクトル・ストア命令を有する入
れ子構造のループを構成する部分を最適化する領域不変
ベクトルの割付方式に関するものである。
する部分、特に内部ループに領域不変べクトルをロード
するだめのベクトル・ロード命令、領域不変ベクトルを
演算するだめのベクトル演算命令および領域不変ベクト
ルをストアするだめのベクトル・ストア命令を有する入
れ子構造のループを構成する部分を最適化する領域不変
ベクトルの割付方式に関するものである。
第１図はベクトル命令を実行する計算機システムの概要
を示すものであって、ＭＳＵは主記憶装置、ＭＣＵは記
憶制御ユニット、■Ｐはベクトル・プロセッサ、ＣＨＰ
Ｉ−ｉチャネル・プロセッサ、ＤＡはＤＡＳＤをそれぞ
れ示している。
を示すものであって、ＭＳＵは主記憶装置、ＭＣＵは記
憶制御ユニット、■Ｐはベクトル・プロセッサ、ＣＨＰ
Ｉ−ｉチャネル・プロセッサ、ＤＡはＤＡＳＤをそれぞ
れ示している。
ベクトル・プロセッサＶＰは、メモリ・アクセス・パイ
プライン、加減算パイプライン、乗算パイプライン、除
算パイプライン及びマスク・パイプラインを有している
。ベクトルｅプロセッサ■がメモリ・アクセス要求を発
行すると、記憶制御ユニットＭＣＵはこのメモリ・アク
セス要求全実行する。
プライン、加減算パイプライン、乗算パイプライン、除
算パイプライン及びマスク・パイプラインを有している
。ベクトルｅプロセッサ■がメモリ・アクセス要求を発
行すると、記憶制御ユニットＭＣＵはこのメモリ・アク
セス要求全実行する。
第２図はベクトル・プロセッサｖＰのレジスタ・アーキ
テクチャを示すものであって、ＦＯＲないしＦＲｎｇは
汎用レジスタ、ＶＲ（，１ないしＶ Ｒｎ ｖはベクト
ル・レジスタＭ Ｒ’ＯないしＭＲルｙはマスク・レジ
スタ、ＶＬはベクトル長をそれぞれ示している。ベクト
ル・レジスタＶＲＯないしＶ Ｒｎ ｖのそれぞれは、
演算ベクトルを格納するものであり、マスク・レジスタ
Ｍ Ｒ’０ないしＭ Ｒｎυのそれぞれはマスク・ベク
トルを格納するものである。
テクチャを示すものであって、ＦＯＲないしＦＲｎｇは
汎用レジスタ、ＶＲ（，１ないしＶ Ｒｎ ｖはベクト
ル・レジスタＭ Ｒ’ＯないしＭＲルｙはマスク・レジ
スタ、ＶＬはベクトル長をそれぞれ示している。ベクト
ル・レジスタＶＲＯないしＶ Ｒｎ ｖのそれぞれは、
演算ベクトルを格納するものであり、マスク・レジスタ
Ｍ Ｒ’０ないしＭ Ｒｎυのそれぞれはマスク・ベク
トルを格納するものである。
ベクトル長レジスタＶＬには、演算ベクトル長がセット
される。１回のベクトル長の設定で動作可能なベクトル
命令範囲をＶＬ制御範囲という。ＶＬ制御範囲で使用す
る最大のベクトル・レジスタ数をビジー数というが、ベ
クトル・レジスタの個数とベクトル・レジスタの長さく
要素数）は、ビジー数で相違する。例えば、ビジー数が
１ないし８の場合には、長さ１０２４の８個のベクトル
・レジスタが論理的に存在することになり、ピーシ数が
９ないし１６のときは長さが５１２の１６個のベクトル
・レジスタが論理的に存在することになる。
される。１回のベクトル長の設定で動作可能なベクトル
命令範囲をＶＬ制御範囲という。ＶＬ制御範囲で使用す
る最大のベクトル・レジスタ数をビジー数というが、ベ
クトル・レジスタの個数とベクトル・レジスタの長さく
要素数）は、ビジー数で相違する。例えば、ビジー数が
１ないし８の場合には、長さ１０２４の８個のベクトル
・レジスタが論理的に存在することになり、ピーシ数が
９ないし１６のときは長さが５１２の１６個のベクトル
・レジスタが論理的に存在することになる。
第３図はＶＰ用ＦＯＲＴＲＡＮコンパイラの概要を示す
図であり、ＣＭＰはｖｐ用ＦＯＲＴＲＡＮコンパイラを
示すものである。このコンパイラＣＭＰは、ソース解釈
部、記憶域割付は部、ベクトル化部、中間コード最適化
部、レジスタ使用決定部および目的プログラム出力部を
有している。ソース解釈部はソース・プログラムをＤＡ
ＳＤより入力し、文解釈を行って中間コードに展開する
ものであり、記憶域割付部はプログラム中に出現する各
種データに記憶域内番地を割当てるものであり、ベクト
ル化部はプログラムのループ構造を検出し、並列実行可
能部分の記憶と中間コード変更を行うものであり、中間
コード最適化部は中間コードのレベルで■Ｐハードクエ
アを有効に利用する最適化を施すものであり、レジスタ
使用決定部は中間コードに現われたデータに実際の・貸
源（レジスタ）を割当てるものであり、目的プログラム
出力部は機械命令語のＤＡＳＤへの出力と、機械語レベ
ルでの最適化を行うものである。
図であり、ＣＭＰはｖｐ用ＦＯＲＴＲＡＮコンパイラを
示すものである。このコンパイラＣＭＰは、ソース解釈
部、記憶域割付は部、ベクトル化部、中間コード最適化
部、レジスタ使用決定部および目的プログラム出力部を
有している。ソース解釈部はソース・プログラムをＤＡ
ＳＤより入力し、文解釈を行って中間コードに展開する
ものであり、記憶域割付部はプログラム中に出現する各
種データに記憶域内番地を割当てるものであり、ベクト
ル化部はプログラムのループ構造を検出し、並列実行可
能部分の記憶と中間コード変更を行うものであり、中間
コード最適化部は中間コードのレベルで■Ｐハードクエ
アを有効に利用する最適化を施すものであり、レジスタ
使用決定部は中間コードに現われたデータに実際の・貸
源（レジスタ）を割当てるものであり、目的プログラム
出力部は機械命令語のＤＡＳＤへの出力と、機械語レベ
ルでの最適化を行うものである。
第午図は、入れ子構造のループをなし、内部ループに配
列Ｂと配列Ｃとを加算し、これを配列Ａとするためのベ
クトル命令列を有する中間テキストの１例を示すもので
ある。内部ループのベクトル命令列は、ベクトルＢをベ
クトル畢レジスタｖｔ１にロードし、ベクトルＣをベク
トル・レジスタυｔ２にロードし、ベクトル・レジスタ
υｔ１のベクトルとベクトル・レジスタυｔ２のベクト
ルを加算して加算結果をベクトル・レジスタｖｔ３にセ
ントし、ベクトル・レジスタυｔ３のベクトルをベクト
ルＡとしてロードするだめのものである。この内部ルー
プをｍ回実行した後、制御変数Ｊの値は更新される。制
御変数Ｊの値が定められた値になると、入れ子構造のル
ープの処理は終了したことになる。ベクトルＡ、Ｂ、Ｃ
が制御変数Ｊに無関係な場合、これを領域不変ベクトル
という。
列Ｂと配列Ｃとを加算し、これを配列Ａとするためのベ
クトル命令列を有する中間テキストの１例を示すもので
ある。内部ループのベクトル命令列は、ベクトルＢをベ
クトル畢レジスタｖｔ１にロードし、ベクトルＣをベク
トル・レジスタυｔ２にロードし、ベクトル・レジスタ
υｔ１のベクトルとベクトル・レジスタυｔ２のベクト
ルを加算して加算結果をベクトル・レジスタｖｔ３にセ
ントし、ベクトル・レジスタυｔ３のベクトルをベクト
ルＡとしてロードするだめのものである。この内部ルー
プをｍ回実行した後、制御変数Ｊの値は更新される。制
御変数Ｊの値が定められた値になると、入れ子構造のル
ープの処理は終了したことになる。ベクトルＡ、Ｂ、Ｃ
が制御変数Ｊに無関係な場合、これを領域不変ベクトル
という。
第５図は配列Ｂと配列Ｃと加算して配列Ｃを作る処理を
説明するものである。いま、配列Ａ、Ｂ、Ｃの要素数を
ル、ベクトル拳レジスタの長さを５１２、ルを５１２で
割ったときの商をＳとし、剰余をＸとする。この場合、
ベクトル長レジスタＶＬには５１２がセントされ、また
、回転数ｍはＳ＋１となる。先ず、配列Ｂの第０番地（
先頭）ないし第ｘ −１番地のベクトルを取り出してベ
クトル・レジスタｖｔ１にロードし、配列Ｃの第０番地
ないし第ｘ −１番地のベクトルを取り出してベクトル
・レジスタｖｔ２にロードし、ベクトル争レジスタｖｔ
１とベクトル費レジスタｖｔ２を加算して加算結果をベ
クトル・レジスタυｔ３に入れ、ベクトル・ ゛レジス
タυｔ３の中のベクトルを配列Ａの第０番地ないし第ｘ
−１番地にストアする。次に、配列Ｂの第Ｘ番地ないし
第、Ｔ ＋５１１番地のベクトルをベクトル・レジスタ
υｔ１にロードし、配列Ｃの第Ｘ番地ないし第、Ｔ＋５
１１番地のベクトルをベクトル９レジスタｖｔ２にロー
ドし、ベクトル・レジスタνｔ１とベクトル・レジスタ
υｔ２の加算結果をベクトル轡レジスタｖｔ３にセット
口、ベクトル・レジスタυｔ３のベクトルを配列Ａの第
Ｘ番地ないし第＄＋５１１番地にストアする。以下、同
様な処理を繰返し数がｍになるまで行う。
説明するものである。いま、配列Ａ、Ｂ、Ｃの要素数を
ル、ベクトル拳レジスタの長さを５１２、ルを５１２で
割ったときの商をＳとし、剰余をＸとする。この場合、
ベクトル長レジスタＶＬには５１２がセントされ、また
、回転数ｍはＳ＋１となる。先ず、配列Ｂの第０番地（
先頭）ないし第ｘ −１番地のベクトルを取り出してベ
クトル・レジスタｖｔ１にロードし、配列Ｃの第０番地
ないし第ｘ −１番地のベクトルを取り出してベクトル
・レジスタｖｔ２にロードし、ベクトル争レジスタｖｔ
１とベクトル費レジスタｖｔ２を加算して加算結果をベ
クトル・レジスタυｔ３に入れ、ベクトル・ ゛レジス
タυｔ３の中のベクトルを配列Ａの第０番地ないし第ｘ
−１番地にストアする。次に、配列Ｂの第Ｘ番地ないし
第、Ｔ ＋５１１番地のベクトルをベクトル・レジスタ
υｔ１にロードし、配列Ｃの第Ｘ番地ないし第、Ｔ＋５
１１番地のベクトルをベクトル９レジスタｖｔ２にロー
ドし、ベクトル・レジスタνｔ１とベクトル・レジスタ
υｔ２の加算結果をベクトル轡レジスタｖｔ３にセット
口、ベクトル・レジスタυｔ３のベクトルを配列Ａの第
Ｘ番地ないし第＄＋５１１番地にストアする。以下、同
様な処理を繰返し数がｍになるまで行う。
第４図に示されているような入れ子構造ループは、制御
変数Ｊの回転数をＮとすると、ロードの回数は、 Ｎ Ｘ ｍ Ｘ ２ となり、ストアの回数は Ｘｍ と力る。ベクトル・プロセッサ■Ｐの処理効率を向上さ
せるためには、主記憶装置をアクセスする回数は可能な
眼り少なくすることが望まれる。
変数Ｊの回転数をＮとすると、ロードの回数は、 Ｎ Ｘ ｍ Ｘ ２ となり、ストアの回数は Ｘｍ と力る。ベクトル・プロセッサ■Ｐの処理効率を向上さ
せるためには、主記憶装置をアクセスする回数は可能な
眼り少なくすることが望まれる。
本発明は、上記の考察に基づくものであって、入れ子構
造をなし且つ内部ループに領域不変ベクトルをロード／
ストアするベクトル命令を有するプログラムを効率のよ
いプログラムに変換する領域不変ベクトルの割付方式を
提供することを目的としている。
造をなし且つ内部ループに領域不変ベクトルをロード／
ストアするベクトル命令を有するプログラムを効率のよ
いプログラムに変換する領域不変ベクトルの割付方式を
提供することを目的としている。
そしてそのため、本発明の領域不変ベクトルの割付方式
は入れ子構造のループを構成し、且つ内側ループに領域
不変ベクトルをベクトル・レジスタにロードするだめの
ベクトル−・ロード命令、ベクトル・レジスタ内の領域
不変ベクトルを演算するだめのベクトル命令およびベク
トル・レジスタ内の領域不変ベクトルをストアするため
のベクトル・ストア命令を有するプログラムを最適化す
る領域不変ベクトルの割付方式において、演算対象とな
る領域不変ベクトルの全要素数をベクトル・レジスタの
ベクトル長で割ったときの商をｍ１剰余をＸとするとき
、外側のループのパック・ターゲットに、ベクトル長レ
ジスタに値Ｘを設定するだめの命令、領域不変ベクトル
をループ中で恒久割付可能なレジスタ１υｔにロードす
るだめの命令を配置し、内側ループに、ベクトル長レジ
スタに値Ｘを設定するための命令、上記の恒久割付可能
なレジスタＪυを同志の演算を行わせるだめの命令、回
転数をｍとする命令、ベクトル長レジスタにベクトル・
レジスタのベクトル長を設定するための命令、領域不変
ベクトルをベクトル・レジスタにロードするためのベク
トル・ロード命令、ベクトル書レジスタ内の領域不変ベ
クトル演算するベクトル演算命令およびベクトル・レジ
スタ内の領域不変ベクトルをストアするだめのベクトル
・ストア命令を配置し、外側ループのフォワード・ター
ゲットに、ベクトル長レジスタに値ｘを設定する命令、
恒久的割付可能なレジスタｇｖｔ内の領域不変ベクトル
をストアするためのストア命令を配置することを特徴と
するものである。
は入れ子構造のループを構成し、且つ内側ループに領域
不変ベクトルをベクトル・レジスタにロードするだめの
ベクトル−・ロード命令、ベクトル・レジスタ内の領域
不変ベクトルを演算するだめのベクトル命令およびベク
トル・レジスタ内の領域不変ベクトルをストアするため
のベクトル・ストア命令を有するプログラムを最適化す
る領域不変ベクトルの割付方式において、演算対象とな
る領域不変ベクトルの全要素数をベクトル・レジスタの
ベクトル長で割ったときの商をｍ１剰余をＸとするとき
、外側のループのパック・ターゲットに、ベクトル長レ
ジスタに値Ｘを設定するだめの命令、領域不変ベクトル
をループ中で恒久割付可能なレジスタ１υｔにロードす
るだめの命令を配置し、内側ループに、ベクトル長レジ
スタに値Ｘを設定するための命令、上記の恒久割付可能
なレジスタＪυを同志の演算を行わせるだめの命令、回
転数をｍとする命令、ベクトル長レジスタにベクトル・
レジスタのベクトル長を設定するための命令、領域不変
ベクトルをベクトル・レジスタにロードするためのベク
トル・ロード命令、ベクトル書レジスタ内の領域不変ベ
クトル演算するベクトル演算命令およびベクトル・レジ
スタ内の領域不変ベクトルをストアするだめのベクトル
・ストア命令を配置し、外側ループのフォワード・ター
ゲットに、ベクトル長レジスタに値ｘを設定する命令、
恒久的割付可能なレジスタｇｖｔ内の領域不変ベクトル
をストアするためのストア命令を配置することを特徴と
するものである。
以下、本発明を図面乞参照しつつ説明する。
第６図は不発明の概要を示す図である。本発明において
は、先ず、領域不変ベクトルのｇｖｔ化が行わｎ７）。
は、先ず、領域不変ベクトルのｇｖｔ化が行わｎ７）。
ｇｖｔ トは、ＧＬＯＢＡＬ ＶＥＣＴＯＲＴＥＭＰＯ
ＲＡＲＹの略であり１．ｑυｔレジスタとはループ中で
恒久割付可能なベクトル・レジスタ（以下、単にｑｖｔ
という）を意味している。領域不変ベクトルの１ｖｔ化
を行った後、ＶＬ制御範囲をｍｏｄ部と１ｏｏｐ部に分
割する。ｍｏｄはＭｏｄｗｌｔＬｓの略であり、剰余の
ことである。ＶＬ制御範囲をｒｎｏｔｉ部と１ｏｏｐ部
に分割した後、ｍｏｃｔ部の領域不変ベクトルの移動を
行う。なお、本発明は第４図の中間コード最適化部に関
するものである。
ＲＡＲＹの略であり１．ｑυｔレジスタとはループ中で
恒久割付可能なベクトル・レジスタ（以下、単にｑｖｔ
という）を意味している。領域不変ベクトルの１ｖｔ化
を行った後、ＶＬ制御範囲をｍｏｄ部と１ｏｏｐ部に分
割する。ｍｏｄはＭｏｄｗｌｔＬｓの略であり、剰余の
ことである。ＶＬ制御範囲をｒｎｏｔｉ部と１ｏｏｐ部
に分割した後、ｍｏｃｔ部の領域不変ベクトルの移動を
行う。なお、本発明は第４図の中間コード最適化部に関
するものである。
領域不変ベクトルのｇｖｔ化は、下記のような手′晒で
行われる。
行われる。
（１） ５ＣＲ（Ｓｔｒｏｎ、、ｑｔｙＣｏｎｒｂｅ
ｃｔｅｄＲｅｇｉｏｎ、）内で参照のみの領域不変ベク
トルをｇｖｉ化の候補とし７て選出する（ロード命令に
対応）。なお、ＳＣＲと（はＤＯループに対応するもの
と考えてよい。
ｃｔｅｄＲｅｇｉｏｎ、）内で参照のみの領域不変ベク
トルをｇｖｉ化の候補とし７て選出する（ロード命令に
対応）。なお、ＳＣＲと（はＤＯループに対応するもの
と考えてよい。
（２） ＳＣＲ内で定義有りの領域不変ベクトルをｇ
ｖｉ化の候補として選出する（ストア命令に対応）。
ｖｉ化の候補として選出する（ストア命令に対応）。
（３） 使用類Ｈｇの多い順に、選出されたｑｖｔ候
補の順序付を行う。
補の順序付を行う。
（４） ανを候補からｇｖｔを決定する。
（５） ｇｖｔの割付けを行つと共に、領域不変ベク
トルに対応するｖｔの引用をｑｖｔでｆ（キ換える。
トルに対応するｖｔの引用をｑｖｔでｆ（キ換える。
第７図はベクトル加算命令を含む入れ子構造のＤ Ｏル
ープと、これに対応する中間テキストを示すものである
。配列Ａ、Ｂ、ＣはＪに対して不変である。Ｂ（’Ｘ’
ｌ、Ｃ（−Ｘ）、ＡＣ＠の苦は１ないしｎの全部を意味
する。第７図において、Ｂ（へ）、０例）、Ａ（殉が部
域不変ベクトルである。
ープと、これに対応する中間テキストを示すものである
。配列Ａ、Ｂ、ＣはＪに対して不変である。Ｂ（’Ｘ’
ｌ、Ｃ（−Ｘ）、ＡＣ＠の苦は１ないしｎの全部を意味
する。第７図において、Ｂ（へ）、０例）、Ａ（殉が部
域不変ベクトルである。
第８図はｇｖｉの割付けと、領域不変ベクトルに対する
ｖｔのｇｖｔへの置き換えを説明するものである。ｖｊ
ｌがｇｕｔｌに、ｖｔ２がｑｖｔ ２に、ｖｔ３がｇｖ
ｉ３に置き換えられる。
ｖｔのｇｖｔへの置き換えを説明するものである。ｖｊ
ｌがｇｕｔｌに、ｖｔ２がｑｖｔ ２に、ｖｔ３がｇｖ
ｉ３に置き換えられる。
次に■Ｌ制御範囲をｍｏｄ部とＬｏｏ７・部に分割する
。いま、配列Ａ、Ｂ、Ｃの要素数を１５００、ベクトル
・レジスタの長さを５１２とする。剰余、ｒはこ１＝
）ｌＬＯｄ−＜ １５００．５１２ ） ＝
４７６商Ｓは Ｓ ＝ （１５００１５１２） ＝ ２となる。なお、
回転数ｍはＳと等しく、２となる。
。いま、配列Ａ、Ｂ、Ｃの要素数を１５００、ベクトル
・レジスタの長さを５１２とする。剰余、ｒはこ１＝
）ｌＬＯｄ−＜ １５００．５１２ ） ＝
４７６商Ｓは Ｓ ＝ （１５００１５１２） ＝ ２となる。なお、
回転数ｍはＳと等しく、２となる。
配列Ａ、Ｂ、Ｃの要素数を１５００、ベクトル・し・ジ
スタの長さを５１２とした場合、第８図のｇｖｉ化され
た中間テキストは、第９図に示すようにｙｎｏｃ１部と
１ｏｏｐ部に分割される。
スタの長さを５１２とした場合、第８図のｇｖｉ化され
た中間テキストは、第９図に示すようにｙｎｏｃ１部と
１ｏｏｐ部に分割される。
最後に、ｍｏｄ部の領域不変ベクトルの移動について説
明する。第１０図に示すように、ｔｎｏｃＬ錦の領域不
変ベクトルのロード命令をＳＣＲのバック・ターゲット
に移動し、次にｍ、ｏｄ、部の領域不変ベグ１ルのスト
ア命令をＳＣＲのフォワード・ターゲ；ｉＫ移動し２、
最後に１ｏｏｐ部の、ｑｖｔをｖｔで置き１′Ｊ！える
。第９図の中間テキストに対ｊ７て一ヒ記の処理を施す
と、第１１図のような中間テキストが得らハる。
明する。第１０図に示すように、ｔｎｏｃＬ錦の領域不
変ベクトルのロード命令をＳＣＲのバック・ターゲット
に移動し、次にｍ、ｏｄ、部の領域不変ベグ１ルのスト
ア命令をＳＣＲのフォワード・ターゲ；ｉＫ移動し２、
最後に１ｏｏｐ部の、ｑｖｔをｖｔで置き１′Ｊ！える
。第９図の中間テキストに対ｊ７て一ヒ記の処理を施す
と、第１１図のような中間テキストが得らハる。
以上の説明から明らかなように、本発明によれば、「Ｊ
−ド／ストア命令の実行回数を従来方式に汁Ｉ Ｌ、減
すことが出来る。
−ド／ストア命令の実行回数を従来方式に汁Ｉ Ｌ、減
すことが出来る。
第１図はベクトル命令を実行する計算機システムの１例
を示す図、第２図はベクトル・ブロセッ％ｊのレジスタ
ーアーキテクチャを示す図、第３図（壊ＶＰ用ＦＯＲＴ
ＲＡＮコンパイラの概要を示す図、ケ４図は入れ子構造
のループをもつ中間テキストの１例を示す図、第５図は
配列Ｂと配列Ｃと加算して配列Ｃを作る処理を説明する
図、第６図は本発明の概要を示す図、第７図はベクトル
加算命令を含む入れ子構造のＤＯループとこれに対応す
る中間テキストを示す図、第８図はｑｖｔの割付とｖｔ
のｑｖｔへの置き換えを説明する図、第９図はｍ、ｏｄ
。 部と１ｏｏｐの分割を説明する図、第１０図はｍｏｒ１
部の領域不変ベクトル移動するだめの手順を示す図、第
１１図はｎｏｄ、＠の領域不変ベクトルの移動が行われ
た後の中間テキストの１例を示す図である。 ＭＳＵ・・・主記憶ユニット、Ｍ ＣＵ・・・記憶制御
ユニッ）、ＶＰ・・・ベクトル命フ′ロセソ丈、ＤＡ・
・・ＤＡＳＤｌＦ ＲＯないしＦＲ，ｎｇ−・汎用レジ
スタ、■Ｌ・・・へ゛クトル長レジスタ、ＶＲＯないし
ＶＲルυ・・・ベクトル・レジスタ、ＭＲＯないしＭ
Ｒｎ ｖ・・・マスク・レジスタ。 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部 材２（２） ［面＝］ 材４１必 ｆｃ）Ｉ刀 Ｆ＜ｖ（ヌ）戸−１・・・ １七′？→骨６図 ！ 骨７０ 〈ソースイ刊〉 牙８（２） 材９（２） プ１０（２） 骨１１１力 ＳＣ尺のハ゛・Ｊ７ターゲパノト ＳＣＲの万ワードター７：、ト ３７１−
を示す図、第２図はベクトル・ブロセッ％ｊのレジスタ
ーアーキテクチャを示す図、第３図（壊ＶＰ用ＦＯＲＴ
ＲＡＮコンパイラの概要を示す図、ケ４図は入れ子構造
のループをもつ中間テキストの１例を示す図、第５図は
配列Ｂと配列Ｃと加算して配列Ｃを作る処理を説明する
図、第６図は本発明の概要を示す図、第７図はベクトル
加算命令を含む入れ子構造のＤＯループとこれに対応す
る中間テキストを示す図、第８図はｑｖｔの割付とｖｔ
のｑｖｔへの置き換えを説明する図、第９図はｍ、ｏｄ
。 部と１ｏｏｐの分割を説明する図、第１０図はｍｏｒ１
部の領域不変ベクトル移動するだめの手順を示す図、第
１１図はｎｏｄ、＠の領域不変ベクトルの移動が行われ
た後の中間テキストの１例を示す図である。 ＭＳＵ・・・主記憶ユニット、Ｍ ＣＵ・・・記憶制御
ユニッ）、ＶＰ・・・ベクトル命フ′ロセソ丈、ＤＡ・
・・ＤＡＳＤｌＦ ＲＯないしＦＲ，ｎｇ−・汎用レジ
スタ、■Ｌ・・・へ゛クトル長レジスタ、ＶＲＯないし
ＶＲルυ・・・ベクトル・レジスタ、ＭＲＯないしＭ
Ｒｎ ｖ・・・マスク・レジスタ。 特許出願人 富士通株式会社 代理人弁理士 京 谷 四 部 材２（２） ［面＝］ 材４１必 ｆｃ）Ｉ刀 Ｆ＜ｖ（ヌ）戸−１・・・ １七′？→骨６図 ！ 骨７０ 〈ソースイ刊〉 牙８（２） 材９（２） プ１０（２） 骨１１１力 ＳＣ尺のハ゛・Ｊ７ターゲパノト ＳＣＲの万ワードター７：、ト ３７１−
Claims (1)
- 入れ子構造のループを構成し、且つ内側ループに領域不
変ベクトルをベクトル・レジスタにロードするだめのベ
クトル・ロード命令、ベクｌ−／し・レジスタ内の領域
不変ベクトルを演算するだめのベクトル命令およびベク
トル・レジスタ内の領域不変ベクトルをストアするだめ
のベクトル・ストア命令を有するプログラムを最適化す
る領域不変ベクトルの割付方式において、演算対象とな
る領域不変ベクトルの全要素数をベクトル・レジスタの
ベクトル長で割ったときの商をｍ１刺余をＸとするとき
、外側のループのパック・ターゲットに、ベクトル長レ
ジスタに値Ｘを設定するだめの命令、領域不変ベクトル
をループ中で恒久割付可能なレジスタｇｖｔにロードす
るだめの命令を配置し、内側ループに、ベクトル長レジ
スタに値Ｘを設定するだめの命令、上記の恒久割付可能
なレジスタｌυを同志の演算を行わせるだめの命令、回
転数をｍとする命令、ベクトル長レジスタにベクトル会
しジヌタのベクトル長を設定するだめの命令、領域不変
ベクトルをベクトル・レジスタにロードするだめのベク
トル・ロード命令、ベクトル・レジスタ内の領域不変ベ
クトル演算するベクトル演算命令およびベクトル・レジ
スタ内の領域不変ベクトルをストアするためのベクトル
・ストア命令を配置し、外側ループのフォワード・ター
ゲットに、ベクトル長レジスタに値Ｘを設定する命令、
恒久的割付可能なレジスタｇｖｔ内の領域不変ベク°ト
ルをストアするためのストア命令を配置することを特徴
とする領域不変ベクトルの割付方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5548983A JPH0233188B2 (ja) | 1983-03-31 | 1983-03-31 | Ryoikifuhenbekutorunowaritsukehoshiki |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5548983A JPH0233188B2 (ja) | 1983-03-31 | 1983-03-31 | Ryoikifuhenbekutorunowaritsukehoshiki |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59180669A true JPS59180669A (ja) | 1984-10-13 |
| JPH0233188B2 JPH0233188B2 (ja) | 1990-07-25 |
Family
ID=13000038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5548983A Expired - Lifetime JPH0233188B2 (ja) | 1983-03-31 | 1983-03-31 | Ryoikifuhenbekutorunowaritsukehoshiki |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0233188B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009151422A (ja) * | 2007-12-19 | 2009-07-09 | Kddi Corp | プロセッサデバイスに基づくソースコード変換プログラム及び装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0632278U (ja) * | 1992-10-06 | 1994-04-26 | ヤンマー農機株式会社 | 移動作業機の車高調節装置 |
-
1983
- 1983-03-31 JP JP5548983A patent/JPH0233188B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009151422A (ja) * | 2007-12-19 | 2009-07-09 | Kddi Corp | プロセッサデバイスに基づくソースコード変換プログラム及び装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0233188B2 (ja) | 1990-07-25 |
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