JPH02126322A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、情報処理装置に関し、特に、繰返し演算を実
行するための演算器を備えた情報処理装置に関する。

〔従来の技術〕

従来、この種の情報処理装置は、第４図に示さ４２１．
４２２を通ってＡステージの入力レジスタ４０１，４０
２にデータが入力され、演算器４０４で処理されて、そ
の処理結果がＤステージの出力レジスタ４０３に入れら
れ、信号線４３０を通して出力される。繰返し演算の場
合は、Ｄステージの出力レジスタ４０３から信号線４３
０を通してＡステージの入力レジスタ４０２へ処理結果
が入力され、それと同時に、次のデータが信号線４２１
を通してＡステージの入力レジスタ４０１に入力され、
処理が繰返される。

次に、繰返し演算 Ｄｏ　　ＩＯＩ＝１．２５６ １０　　ＶＸ（Ｉ）＝ＶＸ（Ｉ−１）＋ＶＡ（Ｉ）を実
行する場合を例にとって、その動作について第５図を参
照しながら説明する。

まず、ＶＸ（１）＝ＶＸ（０）＋ＶＡ（１）を求めるた
め、データｖｘ（０）、ＶＡ（１）をそれぞれＡステー
ジの入力レジスタＬ：立、Ｗに入力する。すると、この
データは１マシンサイクル後に、演算器４０４の演算回
路４０９により処理され、Ｂステージのレジスタ４０７
に入れられる。更に、演算回路４１０により処理され、
１マシンサイクル後にＣステージのレジスタ４０８へ入
れられる。この時、ｒ−ｐ　ｖｘ（Ｉ−１）とデータＶ
Ａ（Ｉ）（７）演算回路４０９による演算結果をデータ
ＶＢ　（Ｉ　）、データＶＢ（Ｉ）の演算回路４１０に
よる演算結果をＶＣ（Ｉ）とする。更にｌマシンサイク
ル後、データｖｃ　（１）は、演算回路４１１により処
理され、データＶＸ（１）が求められ、Ｄステージの出
力レジスタ４０３に入れられる。

次に、ＶＸ（２）＝ＶＸ（１）＋ＶＡ（２）を求めるた
め、更に１マシンサイクル後に、データＶＸ（１）をＡ
ステージの入力レジスタ４０２に入れ、データＶＡ（２
）をＡステージの入力レジスタ４０１に入れ、以後、同
様の処理を繰返し、データＶＸ（１）マシンサイクルか
かることは、第５図及び繰返し演算の要素ｖｘ　（Ｉ　
）の大きさよシ分る。この間、演算器４０４はこの処理
のために専有される。

〔発明が解決しようとする課題〕

上述した従来の情報処理装置は、繰返し演算を行う間、
演算器をそれだけのために専有してしまう。また、繰返
し演算の性質上、１つの要素ＶＸ（Ｉ）の値が求められ
ないと、次の要素ＶＸ（Ｉ＋１）の演算が出来ないため
、高速化のために演算器を・ぐイブライン化しても、第
５図の様に、それが生かされないという欠点がある。

〔課題を解決するための手段〕

本発明による情報処理装置は、第１の繰返し演算実行中
の演算器の各ステージの有効状態を検出する手段と、そ
の有効状態に応じて、無効な状態の演算器のステージを
利用して、第１の繰返し演算に後続する第２繰返し演算
を、同一演算器上で、先行している第１の繰返し演算と
並行して実行させる手段とを有している。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例による情報処理装置の構成を
示すブロック図である。１０１，１０２はＡステージの
入力レジスタであり、汎用レジスタ１０５よりデータが
それぞれ信号線１２１．１２２を通して入力される。演
算器１０４は、Ａステージの入力レジスタ１０１，１０
２に取込まれたデータを入力して、演算を実行し、その
結果はＤステージの出力レジスタ１０３に出力される。

出力レジスタ１０３のデータは、信号線１３０を通シて
汎用レジスタ１０５に入れられるとともに、汎用レジス
タ１０５をバイパスして、Ａステージの入力レジスタ１
０２にも入力される。ＡステージのＶビット７リツプ７
０　ッｆ　（Ｆ／’Ｆ）　１０９Ｈ１Ａステージの入力
レジスタ１０１．１０２にデータが入力される時”ｌ″
になり、Ａステージの入力レジスタ１０１，１０２が空
になる時１０″になる。

ＢステージのＶビットＦＬＩＰ　１１　Ｑは、Ａステー
ジの入力レジスタ１０１，１０２のデータが演算回路１
１３により処理された結果がＢステージのレジスタ１０
７に入力される時１１″になり、空になる時１０“にな
る。ＣステージのＶピッ°）　Ｆ／Ｆ　１１１、Ｄステ
ージのＶビットＦ／Ｆ　１１２についても同様である。

Ａステージ制御回路１０６は、汎用レジスタ１０５から
Ａステージの入力レジスタ１ｏ１゜１０２へのデータの
入力と、Ｄステージの出力レジスタ１０３からの汎用レ
ジスタ１０５をバイパスされたデータのＡステージの入
力レジスタ１０２への入力を行う。特に、繰返し演算の
実行中でも、ＡステージのＶピットＦ７’Ｆ　１０９が
１０”になるタイミングで、後続の繰返し命令を開始す
る。

次に、各ステージのレジスタ及び各ステージのＶビット
Ｆ／／Ｆの動作について第２図を用いて説明する。

これは以下の２つの繰返し演算、すなわち、第１の繰返
し演算 ＤＯ１０Ｉ＝１．Ｎ １０　　　ＶＸ（Ｉ）＝ＶＸ（Ｉ−１）＋ＶＡ（Ｉ）と
、第２の繰返し演算 ＤＯ２０Ｊ＝１．Ｍ ２０　　　ＶＸ’（Ｉ）＝ＶＸ’（Ｉ−１）＋ＶＡ’（
Ｉ）とを実行した場合である。

まず、第１の繰返し演算を実行するため、データＶＡ（
１）、ＶＸ（０）がそれぞれＡステージの入力レジスタ
１０１，１０２に入力され、同じタイミングでＡステー
ジのＶビットＦ／Ｆ　１０９が１１″になる。次のマシ
ンサイクルに移行する時、Ａステージ制御回路１０６は
、ＤステージのｖビットＦ／Ｆ　１１２が“０＃である
ことにより、第２の繰返し演算を実行するため、Ａステ
ージの入カレゾスタ１０１，１０２にそれぞれ、データ
ＶＡ’（１）。

ｖｘ’（ｏ）を入力し、ＡステージのｖビットＦ／Ｆ１
０９は１″を保持する。また、この時データＶＡ（１）
、ｖｘ（ｏ）は、演算回路１１３により処理されて、デ
ータＶＢ（１）となって、Ｂステージのレジスタ１０７
に入れられ、ＢステージのＶピッ）　ＦＡ′１１０が１
１″になる。以下、それぞれ第１及び第２の繰返し演算
が、同一演算器１０４上で並行して処理されていく。

次に、本発明により次の繰返し演算 Ｄｏ　　１０　　Ｉ＝１，２５６ １０　　ＶＸ（Ｉ）＝ＶＸ（Ｉ−１）＋ＶＡ（Ｉ）を高
速に処理する方法について述べる。

上記繰返し演算は、各要素ごとに、以下の様に分解でき
る。

ｖｘ（１）＝ｖｘ（０）＋ＶＡ（１） ＶＸ（２）＝ＶＸ（１）＋ＶＡ（２） ＶＸ（３）＝ＶＸ（２）＋ＶＡ（３） ＶＸ　（２５６）　＝ＶＸ　（２５５）　十ＶＡ　（２
５６）そこで、まず、これを次の様に第１乃至第４のブ
ロックにブロック分けする。

第１のブロック ＶＸ（１）＝ＶＸ（０）＋ＶＡ（１） ＶＸ（６４）＝ＶＸ（６３）＋ＶＡ（６４）第２のブロ
ック ＶＸ　（６５）　＝ＶＸ　（６４）　＋　ＶＡ　（６５
）ＶＸ　（１２８）　＝ＶＸ　（１２７）　＋ＶＡ（１
２８）第３のブロック ＶＸ　（１２９）　＝ＶＸ　（１２８）　＋Ｖ　Ａ　（
１２９）ＶＸ（１９２）＝ＶＸ（１９１）＋ＶＡ（１９
２）第４のブロック ＶＸ　（１９３）　＝ＶＸ　（１９２）　＋ＶＡ　（１
９３）ＶＸ　（２５６）　＝ＶＸ　（２５５）　＋ＶＡ
　（２５６）そして、第２のブロックにおいてはＶＸ　
（６４）＝Ｏ。

第３のブロックにおいてはＶＸ（１２８）＝Ｏ，第４の
ブロックにおいてはＶＸ（１９２）＝Ｏとおいて、各ブ
ロックごとに、第１図に示す演算器１０４に入力し。

並行に処理を行う。すると、まず、以下の値が求められ
る。

以下余白 第１のブロック１ ＶＸ（１）＝ＶＸ（０）＋ＶＡ（１） ＶＸ（６４）＝ＶＸ（０）＋ＶＡ（１）十−＋ＶＡ（６
４）第２のブロック ＶＸ（６５）＝Ｏ＋ＶＡ（６５） ＶＸ　（１２８）　＝Ｏ＋ＶＡ　（６５）　＋−＋　Ｖ
Ａ　（１２８）第３のブロック ｖｘ　（１２９）　＝０＋ＶＡ　（１２９）ＶＸ　（１
９２）　＝０＋ＶＡ　（１２９）　＋　・＋　ＶＡ　（
１９２）第４のブロック ｖｘ　（１９３）　＝Ｏ＋ＶＡ　（１９３）ｖｘ　（２
５６）＝Ｏ＋ＶＡ　（１９３）　十−＋ＶＡ　（２５６
）以下金白 上記処理において、コンパイラ、あるいはアプリケーシ
ョンプログラムは、要素のブロック分割と、各ブロック
に対応する繰返し命令の発生を行う。ここまでに要する
マシンサイクルは、２５６＋３＝２５９である。

この段階で、第１のブロックの繰返し演算は完了してお
り１次に第２のブロックの繰返し演算を完了させるため
１次の処理を行う。

ＶＸ（６５）＝ＶＸ（６４）＋ＶＸ（６５）ＶＸ　（１
２８）　＝ＶＸ　（６４）　＋ＶＸ　（１２８）これは
、完全なベクトル演算であシ、高速に処理出来る。例え
ば、第１図にある演算器１０４で行った場合でも、６４
＋３＝６７マシンサイクルで出来る。

この後、第３のブロック、第４のブロックについても同
様なことを行うことによシ、繰返し演算が全て完了する
ことになる。このとき、コンパイラ、あるいはアプリケ
ーションプログラムは、上記演算に対応する命令の発生
を行う。

従って、全体的にかかったマシンサイクルは。

２５９＋６７Ｘ３＝４６０ であり、従来技術による方法の半分以下の時間で演算を
実行することが出来る。

〔発明の効果〕

以上説明したように本発明は、演算器の各ステージの有
効状態を検出し、繰返し演算中でも、後続の繰返し演算
を開始することによシ、複数の繰返し演算を、同一の演
算器で並行に実行でき、又。

プログラムの工夫することにより、１つの繰返し演算を
高速に実行できるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例による情報処理装置の構成を
示すブロック図、第２図は２つの繰返し。 演算を実行する場合のタイムチャート、第３図は一つの
繰返し演算を高速に実行させたときのタイムチャート、
第４図は従来の情報処理装置の構成を示すブロック図、
第５図は従来の方法で繰返し演算を実行した場合のタイ
ムチャーｔである。 １０１．１０２・・・Ａステージの入力レジスタ。 １０３・・・Ｄステージの出力レジスタ、１０４・・・
演算器、１０５・・・汎用レジスタ、１０６・・・Ａス
テージ制御回路、１０７・・・Ｂステージのレジスタ。 １０８・・・Ｃステニジのレジスタ、１０９・・・Ａス
テージのＶビットＦ／Ｆ　、　１１０・・・Ｂステージ
のＶビットＦ、／Ｆ　、　１１　Ｘ・・・Ｃステージの
ＶビットＦ／Ｆ　。 １１２−Ｄスｆ−）ノＶビア　）Ｆ／Ｆ　、　１１３〜
１１５・・・演算回路。 第 図 第 図

Claims (1)

【特許請求の範囲】
1. １、演算結果を汎用レジスタを介さず直接入力データと
   する手段を持ったパイプライン化された複数のステージ
   からなる演算器を内蔵する情報処理装置において、第１
   の繰返し演算実行中の前記演算器の各ステージの有効状
   態を検出する手段と、前記演算器の各ステージの有効状
   態に応じて、前記第１の繰返し演算に後続する第２の繰
   返し演算を、前記演算器上で、先行している第１の繰返
   し演算と並行して実行させる手段とを有することを特徴
   とする情報処理装置。