JPH026096B2 - - Google Patents
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- JPH026096B2 JPH026096B2 JP55141739A JP14173980A JPH026096B2 JP H026096 B2 JPH026096 B2 JP H026096B2 JP 55141739 A JP55141739 A JP 55141739A JP 14173980 A JP14173980 A JP 14173980A JP H026096 B2 JPH026096 B2 JP H026096B2
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- JP
- Japan
- Prior art keywords
- data
- ram
- output
- addressing
- volatile memory
- Prior art date
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- Expired - Lifetime
Links
- 230000015654 memory Effects 0.000 claims description 31
- 238000000034 method Methods 0.000 description 7
- 101100087530 Caenorhabditis elegans rom-1 gene Proteins 0.000 description 5
- 101001106432 Homo sapiens Rod outer segment membrane protein 1 Proteins 0.000 description 5
- 101100305983 Mus musculus Rom1 gene Proteins 0.000 description 5
- 102100021424 Rod outer segment membrane protein 1 Human genes 0.000 description 5
- 238000010586 diagram Methods 0.000 description 2
- 101710190443 Acetyl-CoA carboxylase 1 Proteins 0.000 description 1
- 102100021334 Bcl-2-related protein A1 Human genes 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/226—Microinstruction function, e.g. input/output microinstruction; diagnostic microinstruction; microinstruction format
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Calculators And Similar Devices (AREA)
- Executing Machine-Instructions (AREA)
Description
【発明の詳細な説明】
この発明は、不揮発性メモリと揮発性メモリと
を有し、不揮発性メモリの制御プログラムに応じ
て種々の処理がなされる電子機器に関する。
を有し、不揮発性メモリの制御プログラムに応じ
て種々の処理がなされる電子機器に関する。
従来、たとえば揮発性メモリとして256ワード
のランダム・アクセス・メモリ（以後単にRAM
と略称する）を有するプログラム方式の電子機器
がある。これは他に、不揮発性メモリたとえばプ
ログラムが書き込まれたダイナミツク方式の
ROM（リード・オンリ・メモリ）、インストラク
シヨンデコーダ（ID）、ランダム・ロジツク
（RL）、演算回路（ALU）、アドレス・デコーダ
（AD）およびアキユームレータ（ACC）などに
よつて構成されている。このような、プログラム
方式の電子機器では、プログラムがROMに書込
まれており、そのROMのアドレスを指定するこ
とにより、そのアドレスの命令コードを読み出し
て、ID、RL、ALUなどのロジツクでその命令の
実行を行い、さらに次のROMアドレスを指定す
るということを繰り返して処理を進めていくのが
普通である。このようなプログラム命令の中で、
RAM内のデータ同志を演算（たとえば加算、減
算など）するという事は基本的な処理動作である
が、このデータRAM同志の演算処理を実行する
ためには、RAMから演算数と被演算数の２ワー
ドのデータを読出してくる必要がある。
のランダム・アクセス・メモリ（以後単にRAM
と略称する）を有するプログラム方式の電子機器
がある。これは他に、不揮発性メモリたとえばプ
ログラムが書き込まれたダイナミツク方式の
ROM（リード・オンリ・メモリ）、インストラク
シヨンデコーダ（ID）、ランダム・ロジツク
（RL）、演算回路（ALU）、アドレス・デコーダ
（AD）およびアキユームレータ（ACC）などに
よつて構成されている。このような、プログラム
方式の電子機器では、プログラムがROMに書込
まれており、そのROMのアドレスを指定するこ
とにより、そのアドレスの命令コードを読み出し
て、ID、RL、ALUなどのロジツクでその命令の
実行を行い、さらに次のROMアドレスを指定す
るということを繰り返して処理を進めていくのが
普通である。このようなプログラム命令の中で、
RAM内のデータ同志を演算（たとえば加算、減
算など）するという事は基本的な処理動作である
が、このデータRAM同志の演算処理を実行する
ためには、RAMから演算数と被演算数の２ワー
ドのデータを読出してくる必要がある。
しかして、従来は次に示すような方法で上記２
ワードのデータを読出していた。すなわち、一方
は、ROMの８本の出力を直接RAMアドレスラ
インとして利用する方法である。この方法では、
命令コードによつてRAMデータ同志の演算であ
ることをIDが判断すると、IDは以下のようにシ
ステムを動かすことになる。すなわち、ROMの
出力つまりRAMアドレス指定出力として、
RAMから読出す１回目のRAMアドレスを出力
しているから、このアドレスを使つて１回目のリ
ードアクセスを行い、RAMから１ワードのデー
タを読出させる。このRAMデータはACCに記憶
され、次のRAMデータがくるまで保持されるこ
とになる。次に、２番目のRAMデータを読出す
ため、２番目のRAMアドレスが書込まれている
ROMのアドレスをRLで演算し、アドレスデコー
ダに出力する。このようにして、ROMから２番
目のRAMアドレスデータをRAMアドレス指定
出力として出力させ、２回目のリードアクセスを
行つてRAMから２番目のRAMデータを読出す
ことになる。したがつて、演算数と被演算数の２
ワードのRAMデータがRAMから読出されたこ
とによりALUに入力されて演算されることにな
る。
ワードのデータを読出していた。すなわち、一方
は、ROMの８本の出力を直接RAMアドレスラ
インとして利用する方法である。この方法では、
命令コードによつてRAMデータ同志の演算であ
ることをIDが判断すると、IDは以下のようにシ
ステムを動かすことになる。すなわち、ROMの
出力つまりRAMアドレス指定出力として、
RAMから読出す１回目のRAMアドレスを出力
しているから、このアドレスを使つて１回目のリ
ードアクセスを行い、RAMから１ワードのデー
タを読出させる。このRAMデータはACCに記憶
され、次のRAMデータがくるまで保持されるこ
とになる。次に、２番目のRAMデータを読出す
ため、２番目のRAMアドレスが書込まれている
ROMのアドレスをRLで演算し、アドレスデコー
ダに出力する。このようにして、ROMから２番
目のRAMアドレスデータをRAMアドレス指定
出力として出力させ、２回目のリードアクセスを
行つてRAMから２番目のRAMデータを読出す
ことになる。したがつて、演算数と被演算数の２
ワードのRAMデータがRAMから読出されたこ
とによりALUに入力されて演算されることにな
る。
また、他方はROMの16本の出力を利用する方
法である。この方法では、IDによつてRAMデー
タ同志の演算であることが判断されると、IDか
ら選択回路に切換え信号が出力される。この選択
回路はROMあるいはRL内に設けられたRAMア
ドレス指定回路からのRAMアドレス指定データ
を選択して出力するものである。たとえばRAM
アドレス指定Ｘ群（８ビツト）がRAMアドレス
ラインに出力されるように切換え信号を論理
“１”信号とし、１回目のリード・アクセスを行
う。こうして読出されたRAMデータは前記した
方法と同じようにACCに記憶されることになる。
この１回目のリード・アクセスが終わると、次に
切換え信号を論理“０”信号としてRAMアドレ
ス指定Ｙ群（８ビツト）がRAMアドレスライン
に出力されるように選択回路を動作させる。そし
て、２回目のリード・アクセスを行つて、２番目
のRAMデータを読出し、ACCのデータとともに
ALUで演算されるようになつている。
法である。この方法では、IDによつてRAMデー
タ同志の演算であることが判断されると、IDか
ら選択回路に切換え信号が出力される。この選択
回路はROMあるいはRL内に設けられたRAMア
ドレス指定回路からのRAMアドレス指定データ
を選択して出力するものである。たとえばRAM
アドレス指定Ｘ群（８ビツト）がRAMアドレス
ラインに出力されるように切換え信号を論理
“１”信号とし、１回目のリード・アクセスを行
う。こうして読出されたRAMデータは前記した
方法と同じようにACCに記憶されることになる。
この１回目のリード・アクセスが終わると、次に
切換え信号を論理“０”信号としてRAMアドレ
ス指定Ｙ群（８ビツト）がRAMアドレスライン
に出力されるように選択回路を動作させる。そし
て、２回目のリード・アクセスを行つて、２番目
のRAMデータを読出し、ACCのデータとともに
ALUで演算されるようになつている。
しかしながら、RAMを上記のように連続アク
セスさせる場合、RAMアドレスラインA0からA7
まで８本すべてが変化することはまれであり、従
来の方法では、必要以上のデータを与えているこ
とになる。すなわち、前者のような方法では、２
ワードのリード・アクセスのために２度のアドレ
ス指定動作を行う必要があり、一定時間以内にこ
の動作を行うためにはROMを２倍の周波数で動
かなければならない。このため、設計変更および
マージン低下などの問題があつた。また、ROM
容量も８アドレス×２アクセスで16ビツト必要と
なる。
セスさせる場合、RAMアドレスラインA0からA7
まで８本すべてが変化することはまれであり、従
来の方法では、必要以上のデータを与えているこ
とになる。すなわち、前者のような方法では、２
ワードのリード・アクセスのために２度のアドレ
ス指定動作を行う必要があり、一定時間以内にこ
の動作を行うためにはROMを２倍の周波数で動
かなければならない。このため、設計変更および
マージン低下などの問題があつた。また、ROM
容量も８アドレス×２アクセスで16ビツト必要と
なる。
また、後者の方法では、２ワードのRAMアド
レスを１度にROMから読込み、適当なタイミン
グで選択信号を切換えれば、２ワードのリード・
アクセスは、１度のダイナミツクROMの動作で
すむ。しかして、ROM容量は８アドレス×２ア
クセスで16ビツトになるのであるが、ROMから
の出力ラインが16本以上必要となりROMが複雑
になつてしまう。
レスを１度にROMから読込み、適当なタイミン
グで選択信号を切換えれば、２ワードのリード・
アクセスは、１度のダイナミツクROMの動作で
すむ。しかして、ROM容量は８アドレス×２ア
クセスで16ビツトになるのであるが、ROMから
の出力ラインが16本以上必要となりROMが複雑
になつてしまう。
この発明は上記事情に鑑みてなされたもので、
その目的とするところは、不揮発性メモリの周波
数上昇による設計変更、マージン低下、および出
力本数増加に伴う回路の複雑化をまねくことな
く、揮発性メモリを連続アクセスすることができ
る電子機器を提供することにある。
その目的とするところは、不揮発性メモリの周波
数上昇による設計変更、マージン低下、および出
力本数増加に伴う回路の複雑化をまねくことな
く、揮発性メモリを連続アクセスすることができ
る電子機器を提供することにある。
以下、この発明の一実施例について図面を参照
して説明する。
して説明する。
第１図において、１は不揮発性メモリたとえば
リード・オン・メモリ（以後単にROMと略称す
る）であり、後述するアドレスデコーダ（以後
ADと称する）４によつて指定されるアドレスに
記憶された種々の制御プログラムおよび後述する
揮発性メモリたとえばランダム・アクセス・メモ
リ（以後RAMと称する）１３のアドレス指定デ
ータ（12ビツト）を出力するものである。上記
ROM１の制御プログラムは命令デコーダ（以後
IDと称する）２に供給され、このID２の出力は
ランダムロジツク（以後RLと称する）３に供給
される。このRL３は供給される信号に応じて
種々の制御信号を出力したり、次のROM１のア
ドレス指定データを出力するものである。たとえ
ば、近接するRAM１３内のデータ同志の演算処
理を示す命令データが供給されたとき、最初に端
子S1，S3から論理“１”信号を出力し、次に端子
S1，S4から論理“１”信号を出力するようになつ
ている。上記RL３から出力されるアドレス指定
データはAD４に供給され、このAD４の出力は
前記ROM１に供給される。
リード・オン・メモリ（以後単にROMと略称す
る）であり、後述するアドレスデコーダ（以後
ADと称する）４によつて指定されるアドレスに
記憶された種々の制御プログラムおよび後述する
揮発性メモリたとえばランダム・アクセス・メモ
リ（以後RAMと称する）１３のアドレス指定デ
ータ（12ビツト）を出力するものである。上記
ROM１の制御プログラムは命令デコーダ（以後
IDと称する）２に供給され、このID２の出力は
ランダムロジツク（以後RLと称する）３に供給
される。このRL３は供給される信号に応じて
種々の制御信号を出力したり、次のROM１のア
ドレス指定データを出力するものである。たとえ
ば、近接するRAM１３内のデータ同志の演算処
理を示す命令データが供給されたとき、最初に端
子S1，S3から論理“１”信号を出力し、次に端子
S1，S4から論理“１”信号を出力するようになつ
ている。上記RL３から出力されるアドレス指定
データはAD４に供給され、このAD４の出力は
前記ROM１に供給される。
前記ROM１のアドレス指定データは４ビツト
ずつアドレス指定回路５1，５2，５3に供給され
る。このアドレス指定回路５1，５2，５3はそれ
ぞれROM１から供給される信号を一時保持する
回路である。上記アドレス指定回路５1，５2の出
力は選択回路６1に供給され、この選択回路６1に
は前記RL3の端子S1，S2からの信号が供給されて
いる。上記選択回路６1はRL３の端子S1から論理
“１”信号が供給されたときアドレス指定回路５1
の出力をそのまま出力し、端子S2から論理“１”
信号が供給されたときアドレス指定回路５2から
の信号をそのまま出力するものであり、たとえば
アンド回路７1，……７8およびオア回路８1，…
…８4によつて構成されている。また、上記アド
レス指定回路５2，５3の出力は選択回路６2に供
給され、この選択回路６2には前記RL３の端子
S3，S4からの信号が供給されている。上記選択回
路６2はRL３の端子S3から論理“１”信号が供給
されたときアドレス指定回路５2からの出力をそ
のまま出力し、端子S4から論理“１”信号が供給
されたときアドレス指定回路５3の出力をそのま
ま出力するものであり、たとえばアンド回路９1，
……９8およびオア回路１０1，……１０4によつ
て構成されている。上記選択回路６1の出力は行
デコーダ１１に供給され、上記選択回路６2の出
力は列デコーダ１２に供給される。上記行デコー
ダ１１の出力および列デコーダ１２の出力は
RAM（揮発性メモリ）１３に供給される。この
RAM１３はたとえば256ワードのデータの記憶
容量が有り、行デコーダ１１および列デコーダに
よつて指定されるアドレスにデータが記憶された
り、そのアドレスの記憶内容が読出されたりする
ものである。上記RAM１３にはたとえば四則演
算における演算数と被演算数とが同じ行に記憶さ
れるようになつている。上記RAM１３から読出
されたデータは、アキユームレータ（以後ACC
と称する）１４に一時保持されてから演算回路
（以後ALUと称する）１５に供給されたり、ある
いは直接ALU１５に供給されるようになつてい
る。上記ALU１５はたとえば四則演算、桁移動、
転送などを行うものであり、その出力は上記
RAM１３に供給されたり、図示しない出力装置
に供給されるようになつている。
ずつアドレス指定回路５1，５2，５3に供給され
る。このアドレス指定回路５1，５2，５3はそれ
ぞれROM１から供給される信号を一時保持する
回路である。上記アドレス指定回路５1，５2の出
力は選択回路６1に供給され、この選択回路６1に
は前記RL3の端子S1，S2からの信号が供給されて
いる。上記選択回路６1はRL３の端子S1から論理
“１”信号が供給されたときアドレス指定回路５1
の出力をそのまま出力し、端子S2から論理“１”
信号が供給されたときアドレス指定回路５2から
の信号をそのまま出力するものであり、たとえば
アンド回路７1，……７8およびオア回路８1，…
…８4によつて構成されている。また、上記アド
レス指定回路５2，５3の出力は選択回路６2に供
給され、この選択回路６2には前記RL３の端子
S3，S4からの信号が供給されている。上記選択回
路６2はRL３の端子S3から論理“１”信号が供給
されたときアドレス指定回路５2からの出力をそ
のまま出力し、端子S4から論理“１”信号が供給
されたときアドレス指定回路５3の出力をそのま
ま出力するものであり、たとえばアンド回路９1，
……９8およびオア回路１０1，……１０4によつ
て構成されている。上記選択回路６1の出力は行
デコーダ１１に供給され、上記選択回路６2の出
力は列デコーダ１２に供給される。上記行デコー
ダ１１の出力および列デコーダ１２の出力は
RAM（揮発性メモリ）１３に供給される。この
RAM１３はたとえば256ワードのデータの記憶
容量が有り、行デコーダ１１および列デコーダに
よつて指定されるアドレスにデータが記憶された
り、そのアドレスの記憶内容が読出されたりする
ものである。上記RAM１３にはたとえば四則演
算における演算数と被演算数とが同じ行に記憶さ
れるようになつている。上記RAM１３から読出
されたデータは、アキユームレータ（以後ACC
と称する）１４に一時保持されてから演算回路
（以後ALUと称する）１５に供給されたり、ある
いは直接ALU１５に供給されるようになつてい
る。上記ALU１５はたとえば四則演算、桁移動、
転送などを行うものであり、その出力は上記
RAM１３に供給されたり、図示しない出力装置
に供給されるようになつている。
次に、このような構成において動作を説明す
る。
る。
たとえば今、加算を行うものとすると、それに
応じ種々の制御プログラムなどがROM１から出
力される。このような状態において、命令コード
によつてRAM１３内の記憶データ同志の演算で
あることをID２が判断すると、それに対応する
アドレスをAD４から出力する。すると、ROM
１からそのアドレス指定に応じて12ビツトのアド
レス指定データが出力され、、アドレス指定回路
５1，５2，５3に一時保持される。このとき、
ROM１からRAM１３の近接するデータの加算
を行う制御プログラムがID２に供給されている
ことにより、RL３の端子S1，S3から論理“１”
信号が出力される。すると、選択回路６1はアド
レス指定回路５1からの信号を行デコーダ１１に
出力し、選択回路６2はアドレス指定回路５2から
の信号を列デコーダ１２に出力する。この結果、
アドレス指定回路５1，５2からの信号がアドレス
指定データとなり、そのデータに対応するRAM
１３内のアドレスのデータが読出されてACC１
４に一時保持される。そして、次にRL３の端子
S1，S4から論理“１”信号が出力されると、選択
回路６1はアドレス指定回路５1からの信号を行デ
コーダ１１に出力し、選択回路６2はアドレス指
定回路５3からの信号を列デコーダ１２に出力す
る。この結果、アドレス指定回路５1，５3からの
信号がアドレス指定データとなり、そのデータに
対応するRAM１３内のアドレスのデータが読出
されてALU１５に供給される。これにより、上
記データと同じ行のデータが出力される。したが
つて、演算数と被演算数との２ワードのデータが
ACC１４とRAM１３とからALU１５に供給さ
れて、そこで演算がなされた後その演算結果を
RAM１３に記憶したりあるいは出力装置に出力
する。
応じ種々の制御プログラムなどがROM１から出
力される。このような状態において、命令コード
によつてRAM１３内の記憶データ同志の演算で
あることをID２が判断すると、それに対応する
アドレスをAD４から出力する。すると、ROM
１からそのアドレス指定に応じて12ビツトのアド
レス指定データが出力され、、アドレス指定回路
５1，５2，５3に一時保持される。このとき、
ROM１からRAM１３の近接するデータの加算
を行う制御プログラムがID２に供給されている
ことにより、RL３の端子S1，S3から論理“１”
信号が出力される。すると、選択回路６1はアド
レス指定回路５1からの信号を行デコーダ１１に
出力し、選択回路６2はアドレス指定回路５2から
の信号を列デコーダ１２に出力する。この結果、
アドレス指定回路５1，５2からの信号がアドレス
指定データとなり、そのデータに対応するRAM
１３内のアドレスのデータが読出されてACC１
４に一時保持される。そして、次にRL３の端子
S1，S4から論理“１”信号が出力されると、選択
回路６1はアドレス指定回路５1からの信号を行デ
コーダ１１に出力し、選択回路６2はアドレス指
定回路５3からの信号を列デコーダ１２に出力す
る。この結果、アドレス指定回路５1，５3からの
信号がアドレス指定データとなり、そのデータに
対応するRAM１３内のアドレスのデータが読出
されてALU１５に供給される。これにより、上
記データと同じ行のデータが出力される。したが
つて、演算数と被演算数との２ワードのデータが
ACC１４とRAM１３とからALU１５に供給さ
れて、そこで演算がなされた後その演算結果を
RAM１３に記憶したりあるいは出力装置に出力
する。
このように、ROM１からの12ビツトのデータ
によりRAM１３の２ワードのデータを読出すこ
とができ、ROM容量が12ビツトで良く、しかも
ROM１の動作周波数をかえる必要もない。
によりRAM１３の２ワードのデータを読出すこ
とができ、ROM容量が12ビツトで良く、しかも
ROM１の動作周波数をかえる必要もない。
また、RAM１３の１ワードのデータとイミデ
ートデータを演算する場合には、第２図に示すよ
うに、RAMアドレス指定のために２組のアドレ
ス指定回路５1，５2を使用し、残り１組のアドレ
ス指定回路５3をイミデートデータを出力するた
めに使用するようにすれば、イミデートデータの
ための専用のプログラムコード出力を必要とせず
イミデート演算が可能となる。
ートデータを演算する場合には、第２図に示すよ
うに、RAMアドレス指定のために２組のアドレ
ス指定回路５1，５2を使用し、残り１組のアドレ
ス指定回路５3をイミデートデータを出力するた
めに使用するようにすれば、イミデートデータの
ための専用のプログラムコード出力を必要とせず
イミデート演算が可能となる。
また、RAMの１ワードのデータと入出力装置
との間でデータの入出力および演算を行う場合に
は、RAMアドレス指定のためにアドレス指定論
理回路を２組使用し、残り１組を入出力装置指定
のためのコードとして使用すれば、、入出力装置
専用のプログラムコード出力を増加させることな
く、１つのプログラム命令で16個の入出力装置を
指定できることになる。たとえば、第２図に示す
ように、アドレス指定回路５3の出力を入出力指
定デコーダ２０でデコードすることにより、入出
力装置２１，……を指定するようになつている。
との間でデータの入出力および演算を行う場合に
は、RAMアドレス指定のためにアドレス指定論
理回路を２組使用し、残り１組を入出力装置指定
のためのコードとして使用すれば、、入出力装置
専用のプログラムコード出力を増加させることな
く、１つのプログラム命令で16個の入出力装置を
指定できることになる。たとえば、第２図に示す
ように、アドレス指定回路５3の出力を入出力指
定デコーダ２０でデコードすることにより、入出
力装置２１，……を指定するようになつている。
以上詳述したようにこの発明によれば、不揮発
性メモリからの揮発性メモリに対応するビツト数
よりも大きいビツト数のアドレス指定信号を複数
ビツトずつ複数のアドレス指定回路に記憶し、こ
れらのアドレス指定回路の信号を任意に選択的に
用いることにより、少なくとも１つ以上の揮発性
メモリに対応するビツト数のアドレス指定信号を
出力するようにしたので、不揮発性メモリの周波
数上昇による設計変更、マージン低下、および不
揮発性メモリの出力本数増加に伴う回路の複雑化
をまねくことなく、揮発性メモリを連続アクセス
することができる電子機器を提供できるものであ
る。
性メモリからの揮発性メモリに対応するビツト数
よりも大きいビツト数のアドレス指定信号を複数
ビツトずつ複数のアドレス指定回路に記憶し、こ
れらのアドレス指定回路の信号を任意に選択的に
用いることにより、少なくとも１つ以上の揮発性
メモリに対応するビツト数のアドレス指定信号を
出力するようにしたので、不揮発性メモリの周波
数上昇による設計変更、マージン低下、および不
揮発性メモリの出力本数増加に伴う回路の複雑化
をまねくことなく、揮発性メモリを連続アクセス
することができる電子機器を提供できるものであ
る。
第１図はこの発明の一実施例を示す全体の概略
構成図、第２図は他の動作を説明するための概略
構成図である。 １……ROM（不揮発性メモリ）、３……ランダ
ムロジツク、５1，５2，５3……アドレス指定回
路、６1，６2……選択回路、７1，〜７8，９1，〜
９8……アンド回路、８1，〜８4，１０1，〜１０8
……オア回路、１１……行デコーダ、１２……列
デコーダ、１３……RAM（揮発性メモリ）、１４
……アキユームレータ、１５……演算回路。
構成図、第２図は他の動作を説明するための概略
構成図である。 １……ROM（不揮発性メモリ）、３……ランダ
ムロジツク、５1，５2，５3……アドレス指定回
路、６1，６2……選択回路、７1，〜７8，９1，〜
９8……アンド回路、８1，〜８4，１０1，〜１０8
……オア回路、１１……行デコーダ、１２……列
デコーダ、１３……RAM（揮発性メモリ）、１４
……アキユームレータ、１５……演算回路。
Claims (1)
- １ 制御プログラムを記憶する不揮発性メモリ
と、この不揮発性メモリの指定に応じて入力デー
タなどを記憶する揮発性メモリとを有し、前記不
揮発性メモリの制御プログラムに応じて演算処理
がなされる電子機器において、前記不揮発性メモ
リから、演算に要する前記揮発性メモリの２ワー
ドを指定するのに必要なビツト数よりも小さく、
前記不揮発性メモリからの揮発性メモリのアドレ
ス指定に対応するビツト数よりも大きいビツト数
のアドレス指定信号が、複雑に分かれて一挙に前
記不揮発性メモリから供給されかつ前記揮発性メ
モリのアドレス指定本数より少ない出力数を持つ
複数のアドレス指定回路と、これらのアドレス指
定回路から、前記複数のアドレス指定回路のいず
れかを共通として複数の揮発性メモリのアドレス
指定信号を順次出力する手段とを具備したことを
特徴とする電子機器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55141739A JPS5769342A (en) | 1980-10-09 | 1980-10-09 | Electronic equipment |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55141739A JPS5769342A (en) | 1980-10-09 | 1980-10-09 | Electronic equipment |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5769342A JPS5769342A (en) | 1982-04-28 |
| JPH026096B2 true JPH026096B2 (ja) | 1990-02-07 |
Family
ID=15299071
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55141739A Granted JPS5769342A (en) | 1980-10-09 | 1980-10-09 | Electronic equipment |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5769342A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5352322A (en) * | 1976-10-25 | 1978-05-12 | Toshiba Corp | Memory unit |
| JPS5418636A (en) * | 1977-07-13 | 1979-02-10 | Toshiba Corp | Address selection circuit |
-
1980
- 1980-10-09 JP JP55141739A patent/JPS5769342A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5352322A (en) * | 1976-10-25 | 1978-05-12 | Toshiba Corp | Memory unit |
| JPS5418636A (en) * | 1977-07-13 | 1979-02-10 | Toshiba Corp | Address selection circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5769342A (en) | 1982-04-28 |
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