JPS6337404B2 - - Google Patents

Description

【発明の詳細な説明】 本発明はストアードプログラム方式のシーケン
スコントローラに関し、特にこれに有せしめるシ
フトレジスタ機能を使用する上での便宜性を高め
たシーケンスコントローラを提案するものであ
る。

従来のこの種のシーケンスコントローラにおけ
るシフトレジスタ機能は８ビツト又はその整数倍
のものに限定されていた。これはシーケンスコン
トローラに用いているメモリ等が８ビツト単位で
構成されており、このメモリの１バイトの各ビツ
トをシフトレジスタの各段（桁、デイジツト）に
対応させて使用していたからである。そしてシー
ケンスコントローラの制御中枢となるマイクロプ
ロセツサはその機械語命令に左シフト、右シフト
を有しているのでこれを直接利用して、上記各ビ
ツトのデータをシフトさせることとしていた。而
してシフトレジスタ機能を利用する場合はこれを
プログラムにて命令しておく必要があるが、前述
の如く８ビツトが単位となつているので、シフト
方向に11，20段（11デイジツト、20デイジツト）
等のシフトレジスタを要する場合は、シフトレジ
スタ命令を夫々２回、３回設定する必要があつて
煩しく、またプログラムメモリの容量をこれに多
く費す必要があつた。また上述のように８の倍数
でない場合は全く利用されることがないビツトが
存在するという無駄がある。

本発明は斯かる事情に鑑みてなされたものであ
つて、シフト段数の多寡に拘らず命令語数が一定
であり、プログラムメモリの利用効率が高く、ま
たこの段数に制約がなくメモリの無駄がないよう
にしたシーケンスコントローラを提供することを
目的とする。

以下本発明をその実施例を示す図面に基き具体
的に説明する。第１図は本発明のシーケンスコン
トローラの構成を示すブロツク図であつて、
CPU（中央処理装置）１はROM（読出し専用メモ
リ）２に格納されたシステムプログラムに従つて
動作するようになつており、シーケンス動作に係
るプログラムを格納してあるプログラムメモリ３
から該プログラムを順次読出し、この内容と、入
力インターフエース５を介して入力される外部セ
ンサ、外部スイツチの状態に応じた制御を行うべ
く動作する。外部負荷又は被制御機器の駆動のた
めの信号は出力インターフエース６を介して送出
される。上記動作に必要とされる演算処理の際の
一時的データ格納等にはRAM（随時アクセスメ
モリ）４が使用される。キーボード７はプログラ
ムメモリ３へのプログラム書込のために使用さ
れ、表示部８は書込プログラムのモニタ等に使用
されるものであり、上記した各装置はデータバス
９、アドレスバス１０にて接続されている。

而して本発明のシーケンスコントローラを特徴
づけるのは、シフトレジスタを構成するレジスタ
メモリ１１及び入力記憶レジスタ１２であり、更
にその特定の段のレジスタ１〜ＮをCPU１から
与えられるアドレス情報によつて選択するデコー
ダ１３である。説明の便宜上これらの装置は独立
に存在するものとするが、レジスタメモリ１１及
び入力記憶レジスタ１２はRAM４内の特定エリ
アを利用し、またデコーダ１３はCPU１の演算
機能の一つとして実現されるようにROM２内の
システムプログラムを構成することが、より実際
的である。

さて１つのシフトレジスタはプログラムメモリ
３内に示したように５語の命令にて構成される。
シフトレジスタＸについての命令ブロツクでは
STR Ａ，STR Ｂ，STR Ｃ，SR １，１０の
５語である。STRはストアを意味し、第１の命
令はシフトレジスタの第１段のデータ条件Ａを格
納すること、第２の命令はシフトクロツク条件Ｂ
を格納すること、第３の命令はシフトレジスタの
リセツト条件Ｃを格納することをその内容として
いる。

第４の命令のSRはシフトレジスタを意味し、
次の数値（第１図の例では１）はシフトレジスタ
Ｘの第１段として使用すべきレジスタメモリ１１
中のレジスタの番号を示している。第５の命令は
SRが省略され数値（実施例では１０）だけとな
つており、その数値はシフトレジスタＸの最終段
として使用すべきレジスタメモリ１１中のレジス
タ番号を示している。つまりシフトレジスタＸは
10段構成である。いま一つのシフトレジスタＹに
係る命令ブロツクも同様構造となつている。

さて以上のようなシフトレジスタ命令を有する
プログラムが与えられると、CPU１はSTR Ａ，
STR Ｂ，STR Ｃとこの順に命令を読出し、
ROM２に定める手順に従つて内容を調べその結
果をRAM４中のプツシユダウンスタツクメモリ
エリアに順次格納していく。次の命令SR １を
読出すと、これをRAM４中の特定の番地FIRST
へ格納する。最後の命令１０を読出すと同じく特
定の番地LASTへ格納し、更に番地LASTの内容
１０と番地FIRSTの内容１との差を演算してそ
の結果９をRAM４中の特定の番地LENGTHへ
格納する。このようにしてプログラムメモリ３内
の命令をRAM１４中に読込んだあとにシフトレ
ジスタとしての機能実施のための処理が実行され
る。

以下この処理を第２図のフローチヤートに従つ
て説明する。まずRAM１４のプツシユダウンス
タツクメモリエリアから最後にプツシユダウンさ
れた命令のデータをポツプアツプさせて読出し、
スタツクポインタをインクリメントする。読出さ
れたデータ内容はリセツト条件として判断し、デ
ータ内容が“１”である場合はリセツト処理ルー
チン（後述）に入り、シフトレジスタのリセツト
動作を行う。データ内容が“０”である場合はス
タツクメモリエリアよりスタツクポインタが指示
するデータ内容を読出し、スタツクポインタをイ
ンクリメントする。このデータはシフトクロツク
条件として取扱われ、その内容は入力インターフ
エース５を介して連なる所定外部装置の状態又は
このシーケンスコントローラ内部にて生成される
所定のタイミング信号にて規定される。

CPU１はこのデータ内容をシフトレジスタの
現在入力とし、入力記憶レジスタ１２の所定レジ
スタ（ここでは１番目のレジスタ）のデータ内容
を直前の入力内容と判断してシフトの可否を判断
する。つまり入力記憶レジスタ１２の所定レジス
タのデータ内容が“０”であり、現在入力が
“１”である場合はシフトクロツク立上りと判断
してシフトさせるのであるが、入力記憶レジスタ
１２の所定レジスタのデータ内容が“１”である
場合はシフトクロツクの変化なしとしてシフトを
行わせない。またスタツクメモリエリアから読出
したデータが“０”であつた場合において、入力
記憶レジスタ１２の所定レジスタのデータ内容が
“０”であつたときはシフトクロツクの変化なし、
また“１”であつたときはシフトクロツクの立下
りとしていずれもシフトを行わせない。後３者の
場合にはスタツクポインタを＋２して次のシフト
レジスタの命令の実行に備える。なおクロツクパ
ルスの立下りにてシフトするシフトレジスタとす
るようにシステムプログラムを構成することも自
由である。

さて入力記憶レジスタ２０の中から上述のシフ
トの許否を決定するデータ内容を読出すべきレジ
スタは、RAM１４中の番地FIRSTの内容によつ
て決定される。上述の例では番地FIRSTの内容
は１であるがこれをデコーダ１３へ与へ、デコー
ダ１３にて入力記憶レジスタ１２中の番号１のレ
ジスタを特定させ、その内容をCPU１へ読込ま
せるのである。

次にシフト動作について説明するとまずRAM
４中の番地LENGTHの内容を調べて“０”でな
い（レジスタＸでは最初は９）場合は、番地
LASTの内容を読出し、LAST−１（最初は９）
を演算してこれをデコーダ１３へ与え、これによ
つてレジスタメモリ１１中のLAST−１、つまり
９番目のレジスタの内容を読み込み、この読込み
データと、RAM４の番地LASTの内容１０とを
夫々データバス９、アドレスバス１０にのせてデ
コーダ１３へ送り、レジスタメモリ１１の10番目
のレジスタに上記読込みデータを格納させる。つ
まりレジスタメモリ１１の（番地LASTの内容−
１）番目、即ち９番目のレジスタのデータ内容が
（番地LASTの内容）番目、即ち10番目のレジス
タに移されたことになる。

次にRAM４の番地LASTの内容１０から１を
減ずる演算を行い10−１＝９を番地LASTへ格納
し、番地LASTの新たなデータ内容９につき番地
LASTの内容と番地FIRSTの内容との差を９−
１＝８と演算して、これを番地LENGTHに格納
する。

このような処理を反復すると、レジスタメモリ
の８番目のレジスタのデータ内容が９番目のレジ
スタへ移り、更にレジスタメモリの７番目のレジ
スタのデータ内容が８番目のレジスタへと移り…
というシフトが反復されることになり、結局シフ
ト前の１番目〜９番目のレジスタの内容が２番目
〜10番目のレジスタにシフトされることになる。
そうするとRAM４の番地LENGTHの内容は０
になり反復処理が終了し、次にスタツクメモリエ
リアからスタツクポインタが指示するデータ内容
を読出し、スタツクポインタをインクリメントす
る。このデータ内容はシフトレジスタの第１段に
書込むべきものとして処理される。データ内容自
体は入力インターフエース５を介して連なる外部
装置の状態又はCPU１による演算結果（出力イ
ンターフエース６を介して連なる外部装置へ与え
るべき信号等）等である。このデータはデコーダ
１３へ送出されレジスタメモリ１１の番地
FIRSTの内容の、即ち１番目のレジスタにセツ
トされる。またこの時点でのシフトクロツク情報
をデコーダ１３へ送出し、入力記憶レジスタ１２
の番地FIRSTの内容の、つまり１番目のレジス
タに記憶させる。これにより第１段に新データを
入れ、第１段〜（最終−１）段のデータを第２段
〜最終段に各１段シフトし、シフトクロツク情報
を更新するという一連の処理が完了する。

次にリセツト処理ルーチンにつき第３図のフロ
ーチヤートに基き説明する。

まずRAM４の番地LASTのデータ（ここでは
１０）を読出し、アドレスバス１０経由でデコー
ダ１３へこれを送出し、レジスタメモリ１１中の
該当するレジスタ、即ち10番目のレジスタを選択
し、またデータバス９にデータ“０”をのせて、
これを上記10番目のレジスタに書込む。次に番地
LASTのデータ１０から１を減じる演算を行い、
10−１＝９を得てこれを番地LASTに格納し、番
地LENGTHの内容が０になるまで、つまり番地
LASTのデータの内容が１になるまでレジスタメ
モリ１４の該当レジスタに“０”を書込む処理を
反復する。なお番地LENGTHの内容は番地
LASTの内容が変更される都度１ずつ減じられて
いく。斯かる処理によつてシフトレジスタＸのた
めに使用されてきた１〜10番目のレジスタ内容が
総て０となりリセツトされることになる。

以上の説明から明らかな如く、Ｎ個のレジスタ
からなるレジスタメモリ１１のうちの指定範囲レ
ジスタがシフトレジスタとして用いられ、第１段
相当のレジスタと関連づけられた入力記憶レジス
タ１２のうちのレジスタにシフトクロツク情報を
記憶させてシフトクロツク機能を実現しているの
である。第１段及び最終段のレジスタの指定は適
宜に行えるから任意の段数のシフトレジスタ機能
が５語の命令で実現できる。またシフトレジスタ
Ｙの命令ブロツクに見られるようにシフトレジス
タＸの要素となつている５〜10番目の６つのレジ
スタが重復使用されるが、本発明のシーケンスコ
ントローラでは斯かる重復使用が可能となつて記
憶装置の高効率利用が図れる。これはシフトレジ
スタＹについてはその第１段のレジスタとなるレ
ジスタメモリ１１中の５番目のレジタに関連づけ
た、入力記憶レジスタ１２中の５番目のレジスタ
にシフトクロツク情報が、またシフトレジスタＸ
については同じく入力記憶レジスタ１２中の１番
目のレジスタにシフトクロツク情報が書込まれ
て、これを次のプログラム実行サイクルまで記憶
されているからである。

而してシフトレジスタの任意の段のデータを強
制的に“１”又は“０”にする処理が望まれるこ
とがあるが、従来はこれを簡単に実現することは
不可能であつた。本発明ではシフトレジスタ機能
を上記レジスタメモリ１１等を用いて実現してい
るので簡単に可能となつた。

即ちレジスタメモリ１１中の特定のレジスタの
データ内容を強制的に“１”にする命令として
SET OUT、“０”にする命令としてRST OUT
を用意しておき、これらの命令に続く数値にてレ
ジスタメモリ１１中のレジスタを指定するように
しておく。

そうすると第１図に示すようにSET OUT５
の命令が読込まれるレジスタメモリ１１の５番目
のレジスタの内容（これはシフトレジスタＸの５
段目のデータ又はシフトレジスタＹの初段のデー
タとなる）を“１”とすべくCPU１からデコー
ダ１３に対しアドレスバス１０経由で“５”を、
データバス９経由で“１”を送出する。RST
OUT８の命令の場合はレジスタメモリ１１の８
番目のレジスタに“０”が書込まれる。

以上のように本発明に係るシーケンスコントロ
ーラは、シフトレジスタの各段２値情報を夫々に
記憶する記憶単位複数段分からなる第１記憶手段
（レジスタメモリ１１）と、該第１記憶手段の各
段の記憶単位に関連づけてシフトクロツク情報を
記憶する第２記憶手段と（入力記憶レジスタ１
２）、シフトレジスタの初段及び最終段に相当す
る第１記憶手段の記憶単位を指定する手段と、前
記初段に相当する記憶単位への書込条件を規定す
る手段と、シフトレジスタのクロツク条件を規定
する手段と、シフトレジスタのリセツト条件を規
定する手段とを備え、選択された記憶単位内での
データシフトを行うようにしたことを特徴とする
ものであり、一連のレジスタメモリを任意に分割
してシフトレジスタ機能を実現することができ、
またレジスタメモリの各レジスタも重複使用で
き、記憶装置が無駄なく使用でき、しかもシフト
段数が自由に選択できてシフトレジスタの使用に
柔軟性が増す。また命令語数が少くてすみ、プロ
グラムメモリ３の容量節減の上で有利であり、プ
ログラム入力の煩しさも少い。更にシフトレジス
タの任意の段のデータをシフト動作によらず強制
的に“０”又は“１”にすることができ、シフト
レジスタの機能拡大も図れる等、本発明は優れた
効果を奏する。

【図面の簡単な説明】

第１図は本発明のシーケンスコントローラの全
体の構成を略示するブロツク図、第２図はその動
作説明のためのフローチヤート、第３図はリセツ
ト処理ルーチンを示すフローチヤートである。 １……CPU、２……ROM、３……プログラム
メモリ、４……RAM、１１……レジスタメモ
リ、１２……入力記憶レジスタ。

Claims (1)

【特許請求の範囲】
1. １ シーケンス動作に関連するプログラムを格納
   する記憶部を備え、その記憶内容に基き被制御機
   器のシーケンス動作制御を行うストアードプログ
   ラム方式のシーケンスコントローラにおいて、シ
   フトレジスタの各段の２値情報を夫々に記憶する
   記憶単位複数段分からなる第１記憶手段と、該第
   １記憶手段の各段の記憶単位に関連づけてシフト
   クロツク情報を記憶する第２記憶手段と、シフト
   レジスタの初段及び最終段に相当する第１記憶手
   段の記憶単位を指定する手段と、前記初段に相当
   する記憶単位への書込条件を規定する手段と、シ
   フトレジスタのクロツク条件を規定する手段と、
   シフトレジスタのリセツト条件を規定する手段と
   を備え、選択された記憶単位内でのデータシフト
   を行うようにしたことを特徴とするシーケンスコ
   ントローラ。