JPS613243A - 演算状況変更方法 - Google Patents
演算状況変更方法Info
- Publication number
- JPS613243A JPS613243A JP59123612A JP12361284A JPS613243A JP S613243 A JPS613243 A JP S613243A JP 59123612 A JP59123612 A JP 59123612A JP 12361284 A JP12361284 A JP 12361284A JP S613243 A JPS613243 A JP S613243A
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- arithmetic
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、各々が演算機能を有する複数の演算モジュー
ル（以下、モジュール）を備え、これらによシ所望の総
合演算を行なう装置の演算状況を変更する方法に関する
ものである。
ル（以下、モジュール）を備え、これらによシ所望の総
合演算を行なう装置の演算状況を変更する方法に関する
ものである。
プロセッサを用いる制御装置等においては、制御演算用
プログラムの作成を容易とするため、演算機能を分割し
て標準的なサブルーチンを多数用意し、これらから必要
とする機能のモジュールを制御状況に応じて選定のうえ
、これらの間のデータ授受をメモリを介して行なうもの
とし、このデータ授受状況をプログラムによシ固定的に
定め、総合的な演算を行なうものとするのが一般的とな
っている。
プログラムの作成を容易とするため、演算機能を分割し
て標準的なサブルーチンを多数用意し、これらから必要
とする機能のモジュールを制御状況に応じて選定のうえ
、これらの間のデータ授受をメモリを介して行なうもの
とし、このデータ授受状況をプログラムによシ固定的に
定め、総合的な演算を行なうものとするのが一般的とな
っている。
しかし−、総合演算の状況を変更する際には、モジュー
ル数の増大に伴ない、プログラムの修正が困難となシ、
複雑な装置では設置現場における変更が不可能となる欠
点を生じている。
ル数の増大に伴ない、プログラムの修正が困難となシ、
複雑な装置では設置現場における変更が不可能となる欠
点を生じている。
本発明は、従来のかかる欠点を根本的に解決する目的を
有し、各モジュールの演算結果を示す出力データを格納
するメモリの所定アドレスに対し、変更に応じて格納す
るデータのデータ源を指定すると共に、このデータを転
送する前記所定アドレスを指定し、転送に際しては、禁
止コードを付加して転送先の所定アドレスへデータを格
納し、との所定アドレスへ他のデータが格納されること
を禁止するものとし、総合演算の状況を容易に変更自在
とした極めて効果的な、演算状況変更方法を提供するも
のである。
有し、各モジュールの演算結果を示す出力データを格納
するメモリの所定アドレスに対し、変更に応じて格納す
るデータのデータ源を指定すると共に、このデータを転
送する前記所定アドレスを指定し、転送に際しては、禁
止コードを付加して転送先の所定アドレスへデータを格
納し、との所定アドレスへ他のデータが格納されること
を禁止するものとし、総合演算の状況を容易に変更自在
とした極めて効果的な、演算状況変更方法を提供するも
のである。
以下、実施例を示す図によって本発明の詳細な説明する
。
。
第１図は、機能的なブロック図でらシ、各々が入力ＩＮ
および出力ＯＵＴを有する複数のモジュールＡ・１〜Ｇ
−７がサブルーチン拓よ多構成され、プログラムによる
各出力データのアクセス状況指定に応じ、図上省略した
メモリを介し実線によシ示すとおシの接続が等制約に行
なわれている。
および出力ＯＵＴを有する複数のモジュールＡ・１〜Ｇ
−７がサブルーチン拓よ多構成され、プログラムによる
各出力データのアクセス状況指定に応じ、図上省略した
メモリを介し実線によシ示すとおシの接続が等制約に行
なわれている。
このため、モジュールＥ・５に注目すれば、入力ＩＮ、
、 ＩＮ２へ与えられるモジュールＤ−４，Ｂ・２か
らの串カデータに基づき、サブルーチンの内容によシ定
められた演算を行ない、これの演算結果を示す出力デー
タを出力ＯＵＴから送出し、モジュールＦ・６の入力Ｉ
Ｎ１へ与えるものとなっている。
、 ＩＮ２へ与えられるモジュールＤ−４，Ｂ・２か
らの串カデータに基づき、サブルーチンの内容によシ定
められた演算を行ない、これの演算結果を示す出力デー
タを出力ＯＵＴから送出し、モジュールＦ・６の入力Ｉ
Ｎ１へ与えるものとなっている。
第２図は、第１図において実線によシ示す接続を実現す
るために用いるメモリの内容を示す図であシ、ＲＡＭ（
Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍ＠ｍｏｒｙ、）を用い
たメモリのアドレス１１−１〜１１− ｓ ｔ 各々モ
ジュールＡ弓〜Ｇ−７と対応して定め、これらへ各々の
出力データＤＡ １ ＋ ＤＡ ２〜Ｄ、を各個に格納
するものとしたうえ、例えば、モジュールＦ・６の入力
ＩＮ、 。
るために用いるメモリの内容を示す図であシ、ＲＡＭ（
Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍ＠ｍｏｒｙ、）を用い
たメモリのアドレス１１−１〜１１− ｓ ｔ 各々モ
ジュールＡ弓〜Ｇ−７と対応して定め、これらへ各々の
出力データＤＡ １ ＋ ＤＡ ２〜Ｄ、を各個に格納
するものとしたうえ、例えば、モジュールＦ・６の入力
ＩＮ、 。
ＩＮ、へ与える入力データとしては、アドレス１１−６
および１１−２を指定し、これの内容り、およびＤＡ２
を読み出して用いるものとなっている。
および１１−２を指定し、これの内容り、およびＤＡ２
を読み出して用いるものとなっている。
したがって、プログラムによシ、出力データロムｌ＋Ｄ
Ａ！〜Ｄ、を格納する所定アドレス、および、つぎの演
算を行なうモジュールの入力データとして読み出す所定
アドレスをアドレス１１−１〜１１−８中から指定する
ことによシ、第１図の構成による総合演算が行表われる
。
Ａ！〜Ｄ、を格納する所定アドレス、および、つぎの演
算を行なうモジュールの入力データとして読み出す所定
アドレスをアドレス１１−１〜１１−８中から指定する
ことによシ、第１図の構成による総合演算が行表われる
。
以上に対し、第１図において、Ｘ印の箇所を切断し、か
つ、点線によシ示す接続を追加することによシ、演算状
況の変更を行なう場合には、第３図に示すとおシ、アド
レス１１−１〜１１−８と対応して禁止コードを格納す
るアドレス１２−１〜１２−１を設け、プログラムによ
シ、アドレス１１−６へ格納するデータのデータ源とし
て、モジュールＣ・Ｔの出力データＤａを指定し、かつ
、これを転送する所定アドレスとしてアドレス１１−６
を指定すると共に、転送に際して禁止コードＸを付加し
、これらをアドレス１１−６および１２−６へ格納する
ことによシ、第３図のとおシ、出力データＤＩの格納さ
れるべきアドレス１１−６へ出力データＤａが格納され
ると共に、アドレス１２−６へ禁止コード×が格納され
、以後は出力データＤＮのアドレス１１−６に対する格
納が禁止されるものとなる。
つ、点線によシ示す接続を追加することによシ、演算状
況の変更を行なう場合には、第３図に示すとおシ、アド
レス１１−１〜１１−８と対応して禁止コードを格納す
るアドレス１２−１〜１２−１を設け、プログラムによ
シ、アドレス１１−６へ格納するデータのデータ源とし
て、モジュールＣ・Ｔの出力データＤａを指定し、かつ
、これを転送する所定アドレスとしてアドレス１１−６
を指定すると共に、転送に際して禁止コードＸを付加し
、これらをアドレス１１−６および１２−６へ格納する
ことによシ、第３図のとおシ、出力データＤＩの格納さ
れるべきアドレス１１−６へ出力データＤａが格納され
ると共に、アドレス１２−６へ禁止コード×が格納され
、以後は出力データＤＮのアドレス１１−６に対する格
納が禁止されるものとなる。
なお、モジュールＦ・６の入力ＩＮ、へ与える入力デー
タの読み出しアドレスは従前のままであシ、アドレス１
１−６の内容がモジュールＦ・６の入力ＩＮ、へ与えら
れるため、結果として出力データＤａがモジュールＦ・
６０入力ＩＮｌへの入力データとなる一方、出力データ
Ｄ、はいずれにも格納されず、演算状況の変更が％に他
の制御演算を中断することなく実現する。
タの読み出しアドレスは従前のままであシ、アドレス１
１−６の内容がモジュールＦ・６の入力ＩＮ、へ与えら
れるため、結果として出力データＤａがモジュールＦ・
６０入力ＩＮｌへの入力データとなる一方、出力データ
Ｄ、はいずれにも格納されず、演算状況の変更が％に他
の制御演算を中断することなく実現する。
また、前述の変更をプログラム上指定するには、例えば
、つぎの優先的に実行される命令を従前のプログラムへ
追加すればよい。
、つぎの優先的に実行される命令を従前のプログラムへ
追加すればよい。
すなわち、ＦＲＯＭによって示されるアドレスの内容が
読み出されたうえ、ＴＯによシ示すアドレスへ転送され
ると共に、禁止コード×の付加が優先的に行なわれるも
のとなる。
読み出されたうえ、ＴＯによシ示すアドレスへ転送され
ると共に、禁止コード×の付加が優先的に行なわれるも
のとなる。
第４図は、制御装置の構成を示すブロック図でＬＪ）、
プロセッサ（以下、ＣＰＵ）２１を中心とし、ＲＯＭ
（Ｒ＠ａｄ ０ｎｌｙ Ｍ＠ｍｏｒｙ、 ） ２２、メ
モリ（以下、ＲＡＭ ） ２３、および、インターフェ
イス（以下、Ｉ／Ｆ ）２４〜２６を周辺に配し、これ
らを母線２Ｔによシ接続してお、９、ＲＯＭ２２へ格納
されたプログラムをＣＰＵ２１が実行し、必要とするデ
ータをＲＡＭ２２ヘアクセスしながら制御動作を行ない
、Ｉ／Ｆ２４を介する入力および、Ｉ／Ｆ ２５を介す
る伝送路２８からの受信データに基づく制御演算によ多
制御出力を求め、Ｉ／Ｆ２４を介して制御信号を送出す
ると共に、Ｉ／Ｆ２５を介して伝送路２８へ送信データ
の送信を行なうものとなっている。
プロセッサ（以下、ＣＰＵ）２１を中心とし、ＲＯＭ
（Ｒ＠ａｄ ０ｎｌｙ Ｍ＠ｍｏｒｙ、 ） ２２、メ
モリ（以下、ＲＡＭ ） ２３、および、インターフェ
イス（以下、Ｉ／Ｆ ）２４〜２６を周辺に配し、これ
らを母線２Ｔによシ接続してお、９、ＲＯＭ２２へ格納
されたプログラムをＣＰＵ２１が実行し、必要とするデ
ータをＲＡＭ２２ヘアクセスしながら制御動作を行ない
、Ｉ／Ｆ２４を介する入力および、Ｉ／Ｆ ２５を介す
る伝送路２８からの受信データに基づく制御演算によ多
制御出力を求め、Ｉ／Ｆ２４を介して制御信号を送出す
ると共に、Ｉ／Ｆ２５を介して伝送路２８へ送信データ
の送信を行なうものとなっている。
また、Ｉ／Ｆ２ｇに社、キーボード（以下、ＫＢ）２９
およびブラウン管表示器（以下、ＣＲＴ）３０が接続さ
れてお、り、ＫＢ２９の操作にＣＰＵ２１が応動し、上
述の変更命令をＲＡＭ２３へ格納のうえ、これをプログ
ラムの一部として実゛行し、あるいは、ＲＡＭ２３中の
データを更新すると共に、ＣＲＴ３０に対するデータの
送出を行ない、ＣＲＴ３Ｇによる表示を行なうものとな
っている。
およびブラウン管表示器（以下、ＣＲＴ）３０が接続さ
れてお、り、ＫＢ２９の操作にＣＰＵ２１が応動し、上
述の変更命令をＲＡＭ２３へ格納のうえ、これをプログ
ラムの一部として実゛行し、あるいは、ＲＡＭ２３中の
データを更新すると共に、ＣＲＴ３０に対するデータの
送出を行ない、ＣＲＴ３Ｇによる表示を行なうものとな
っている。
なお、ＲＡＭ ２３中に鉱、第３図のアドレス１１−１
〜１１−ｓ および１２−１〜１２−８が設けられ、こ
れらを介するデータのアクセスにより、＠１図の等価的
な接続が構成されるものとなっている。
〜１１−ｓ および１２−１〜１２−８が設けられ、こ
れらを介するデータのアクセスにより、＠１図の等価的
な接続が構成されるものとなっている。
第５図は、ＣＰＵ２１による演算状況の要部フローチャ
ートであシ、′モジュール演算＃１０１を行なってから
、第３図に示す所定のアドレスに１禁止コードあシ？”
１０２をチェックし、これがＮＯであれば“所定アドレ
スへ出力データ格納＃１ｏ３を行なうが、ＹＥＳであれ
ば１出力データの格納中止１０４を行ない、ＲＡＭ２３
の内容に応じて上述の１変更命令あシ？’１１１を判断
し、これのＹＥＳに応じて＠ＦＲＯＭのアドレスから読
み出し＃１１２を行なったうえ、′″ＴＯのアドレスへ
禁止コードを付加して格納”１１３ を行ない、ステッ
プ１０１以降を第１図の各モジュールＡ０１〜Ｇ−７に
ついて反復する。
ートであシ、′モジュール演算＃１０１を行なってから
、第３図に示す所定のアドレスに１禁止コードあシ？”
１０２をチェックし、これがＮＯであれば“所定アドレ
スへ出力データ格納＃１ｏ３を行なうが、ＹＥＳであれ
ば１出力データの格納中止１０４を行ない、ＲＡＭ２３
の内容に応じて上述の１変更命令あシ？’１１１を判断
し、これのＹＥＳに応じて＠ＦＲＯＭのアドレスから読
み出し＃１１２を行なったうえ、′″ＴＯのアドレスへ
禁止コードを付加して格納”１１３ を行ない、ステッ
プ１０１以降を第１図の各モジュールＡ０１〜Ｇ−７に
ついて反復する。
したがって、簡単な変更命令をＫＢ２９から入力するの
みにより、総合的な演算状況の変更が行なわれ、制御条
件の変化等に対し、装置の設置現場においても容易に対
処することが自在となる。
みにより、総合的な演算状況の変更が行なわれ、制御条
件の変化等に対し、装置の設置現場においても容易に対
処することが自在となる。
なお、第３図のアドレス１２−１〜１２−ｓは、アドレ
ス１１−１〜１１−８の上位または下位ビットを充当し
、あるいは、全く別個のエリアへ対応して設け、論理値
の１０″または１１”を禁止コード×を示すものとして
用いればよい。
ス１１−１〜１１−８の上位または下位ビットを充当し
、あるいは、全く別個のエリアへ対応して設け、論理値
の１０″または１１”を禁止コード×を示すものとして
用いればよい。
ただし、第３図のアドレス１１−１〜１１−ｓは、モジ
ュールの数および出力数に応じて設ければよく、アドレ
ス１２−１〜１２−ｓも同様であると共に、これらのビ
ット数は、データおよび禁止コードＸのビット構成にし
たがって定めればよい。
ュールの数および出力数に応じて設ければよく、アドレ
ス１２−１〜１２−ｓも同様であると共に、これらのビ
ット数は、データおよび禁止コードＸのビット構成にし
たがって定めればよい。
また、第１図および第４図の構成は、状況に応じた選定
が任意であシ、ＣＲＴ３０として他の表示器を用いても
よく制御演算のみならず、各種のデータ処理に適用でき
る等、種々の変形が自在である。
が任意であシ、ＣＲＴ３０として他の表示器を用いても
よく制御演算のみならず、各種のデータ処理に適用でき
る等、種々の変形が自在である。
以上の説明によシ明らかなとおル本発明によれば、簡単
な操作によシ、モジュール相互間の等価的な接続変更が
自在となシ、総合演算状況を容易に変更できるため、各
種の演算機能を有する装置において顕著な効果が得られ
る。
な操作によシ、モジュール相互間の等価的な接続変更が
自在となシ、総合演算状況を容易に変更できるため、各
種の演算機能を有する装置において顕著な効果が得られ
る。
図は本発明の実施例を示し、第１図は機能的なブロック
図、第２図および第３図はメモリの内容を示す図、第４
図は装置のブロック図、第５図は演算状況の要部７四−
チャードである。 １〜Ｔ・・・・モジュール（演算モジュール）、１１−
１〜１１−ｓ ＋ １２−１〜１２−６ ・１１ ＠
＠アドレス、２１・・・・ＣＰＵ、２２・嗜・・ＲＯＭ
、２３・ ・１１１１ＲＡＭ（メモリ）、２４〜２８−
−−− Ｉ／Ｆ。 ２９・・・・ＫＢ、Ｄム〜ＤＱ・φ・・出力データ、×
拳・・・禁止コード。
図、第２図および第３図はメモリの内容を示す図、第４
図は装置のブロック図、第５図は演算状況の要部７四−
チャードである。 １〜Ｔ・・・・モジュール（演算モジュール）、１１−
１〜１１−ｓ ＋ １２−１〜１２−６ ・１１ ＠
＠アドレス、２１・・・・ＣＰＵ、２２・嗜・・ＲＯＭ
、２３・ ・１１１１ＲＡＭ（メモリ）、２４〜２８−
−−− Ｉ／Ｆ。 ２９・・・・ＫＢ、Ｄム〜ＤＱ・φ・・出力データ、×
拳・・・禁止コード。
Claims (1)
- 複数の演算モジュールを備え、該各演算モジュールの演
算結果を示す出力データを各個にメモリの対応する所定
アドレスへ格納し、該所定アドレス中の定められたもの
から内容を読み出してつぎの演算を行なう演算モジュー
ルの入力データとし、前記各演算モジュールによる総合
演算を行なう装置において、前記所定アドレスへ格納す
るデータのデータ源を指定すると共に、該データを転送
する前記所定アドレスを指定し、前記転送を行なうとき
に他のデータが格納されることを禁止する禁止コードを
付加して前記所定アドレスへ格納することを特徴とした
演算状況変更方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59123612A JPS613243A (ja) | 1984-06-18 | 1984-06-18 | 演算状況変更方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59123612A JPS613243A (ja) | 1984-06-18 | 1984-06-18 | 演算状況変更方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS613243A true JPS613243A (ja) | 1986-01-09 |
| JPH0518138B2 JPH0518138B2 (ja) | 1993-03-11 |
Family
ID=14864906
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59123612A Granted JPS613243A (ja) | 1984-06-18 | 1984-06-18 | 演算状況変更方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS613243A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0484321A (ja) * | 1990-07-27 | 1992-03-17 | Hitachi Ltd | プログラム作成装置 |
| US6119899A (en) * | 1994-11-17 | 2000-09-19 | Yoshino Kogyosho Co., Ltd. | Container with pump that mixes liquid and air to discharge bubbles |
| JP2008305398A (ja) * | 2007-06-05 | 2008-12-18 | Intel Corp | 後処理カーネルのダイナミックリンキングおよびダイナミックローディング |
-
1984
- 1984-06-18 JP JP59123612A patent/JPS613243A/ja active Granted
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6299028B1 (en) * | 1909-03-29 | 2001-10-09 | Yoshino Kogyosho Co., Ltd. | Container with pump for discharging bubbles |
| JPH0484321A (ja) * | 1990-07-27 | 1992-03-17 | Hitachi Ltd | プログラム作成装置 |
| US6119899A (en) * | 1994-11-17 | 2000-09-19 | Yoshino Kogyosho Co., Ltd. | Container with pump that mixes liquid and air to discharge bubbles |
| US7201293B2 (en) | 1994-11-17 | 2007-04-10 | Yoshino Kogyosho Co., Ltd. | Container with pump for discharging bubbles |
| US7275661B2 (en) | 1994-11-17 | 2007-10-02 | Yoshino Kogyosho Co., Ltd. | Container with pump for discharging bubbles |
| US7401714B2 (en) | 1994-11-17 | 2008-07-22 | Yoshino Kogyosho Co., Ltd. | Container with pump for discharging bubbles |
| JP2008305398A (ja) * | 2007-06-05 | 2008-12-18 | Intel Corp | 後処理カーネルのダイナミックリンキングおよびダイナミックローディング |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0518138B2 (ja) | 1993-03-11 |
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