JPS631623B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、マイクロコンピユータ等の情報処理
装置に関し、特に複数語長命令を用いて処理を行
なうデータ処理装置のアドレス機構に関する。

一般にプログラム制御のデータ処理装置は、プ
ログラムシーケンスを指定するカウンタの内容に
基きメモリをアドレス指定し、メモリからプログ
ラムの単位要素である命令を読み出し、その命令
を解読し、所定の演算・判断などを実行し、連続
した命令の組み合せ（例えばサブルーチン）によ
り各種のデータ処理を行う。ここで命令とはデー
タ処理装置に対し定められた単位動作を実行させ
る機能を持ち、命令を種々組み合せて作られる一
連のプログラムによつてデータ処理装置が制御さ
れる。命令の中には、転送・演算などのオペレー
シヨン指定部以外に、定数データ・アドレス情報
などのデータ部を備えるものがある。この種の命
令は、メモリからの命令の読み出し１回では命令
の実行に必要なデータがそろわず、一般に複数回
のメモリ読み出しを実行する複数語長の命令であ
る。複数語長の命令を多用した場合、多くのメモ
リ容量が必要とされ、内蔵するメモリ容量に制限
のあるデータ処理装置では、処理プログラム作成
に短い語長の命令を使用する努力が必要であつ
た。しかし、いかにプログラム作成にこの努力を
しても、共通処理を行うサブルーチンの呼び出し
（コール）、処理データのアドレス指定を行うデー
タポインタに定数を設定する命令など根本的に複
数語長の命令を使用しなければならない場合はさ
けられない。これら使用不可避の命令は、複数回
のサブルーチンコール、ワーキングレジスタに使
用するメモリアドレスなど局所性のあるデータ記
憶からも明白な様に、同一の命令が複数回使用さ
れる事が多い。

第１図は従来のデータ処理装置の構成を示すブ
ロツク線図である。従来のデータ処理装置は、プ
ログラムを記憶するメモリ１、メモリ１をアドレ
ス指定するアドレスレジスタ２、プログラムシー
ケンスを制御するシーケンスカウンタ３、メモリ
１から読み出された命令を記憶する命令レジスタ
４、その命令を解読して各種の制御信号を発生す
るデコーダ５、および制御信号に基いてデータ処
理を実行する実行ユニツト６から構成される。な
お、実行ユニツト６は算術論理演算回路・アキユ
ムレータなど多数の回路要素で構成されている。

従来のデータ処理装置の動作シーケンスは、ま
ずシーケンスカウンタ３より命令を読み出すアド
レス情報を発生してこれをアドレスレジスタ２に
記憶し、前記アドレスレジスタ２の記憶値に基き
メモリ１をアドレス指定して命令を読み出し、前
記メモリ出力情報（すなわち命令）を命令レジス
タ４に記憶する。その後、命令レジスタ４に記憶
された命令をデコーダ４により解読してデータ処
理装置各部への制御信号を発生する。実行ユニツ
ト６にて前記制御信号に基き演算・転送等のデー
タ処理が実行され、またプログラムシーケンスを
変更する分岐命令の実行にあたつては制御信号の
一部がシーケンスカウンタに供給される。この様
にメモリのアドレス指定は、必ずシーケンスカウ
ンタにより行なわれていたため、複数語長の命令
に対してはシーケンスカウンタをその回数分イン
クリメントしなければならず、またそのためにこ
れら複数語長命令はプログラムの中で必要とされ
る場所にプログラムの流れに従つて夫々独立に必
要個数分設定しておかなければならなかつた。こ
の結果、処理に必要なメモリ容量が増え、とくに
１チツプマイクロコンピユータのようにメモリ容
量が予め固定されているものにとつてはその処理
能力を制限する大きな原因となつていた。本発明
の目的は処理能力を低下させずに必要とされるメ
モリ容量を縮少化した情報処理装置を提供するこ
とにある。

本発明の情報処理装置は、シーケンスカウンタ
の内容に基きメモリから読み出した命令を実行す
る以外に、前記読み出された命令がテーブル参照
を行なう特定命令であると判別された場合、命令
レジスタに基きメモリをアドレス指定し、複数語
の命令を読み出して解読・実行する機構を備えた
ことを特徴とする。

本発明はとくにシングルチツプマイクロコンピ
ユータのように単一半導体基板上に集積回路化さ
れたデータ処理装置においては、データ処理装置
の構成ハードウエア量を減少させ、集積回路のチ
ツプ面積減少およびコストダウンに大きく寄与す
ることができる。本発明によるデータ処理装置
は、命令の読み出しから実行の過程において、メ
モリに記憶される命令テーブルを参照して解読・
実行する動作ができ、使用頻度の高い複数語長の
命令をテーブルとして記憶させ、プログラム記憶
のためのメモリ量を減少させることが可能であ
る。集積回路のデータ処理装置に本発明を適用す
れば、記憶素子の削減が可能である。また本発明
によれば、総メモリ容量が制限される場合に、従
来のデータ処理装置より多くのプログラムを記憶
させることができる。

以下、図面を参照して本発明の一実施例を説明
する。

第２図は本発明の一実施例によるデータ処理装
置の構成を示すブロツク線図である。図示された
データ処理装置は、プログラムおよび命令テーブ
ルを記憶するメモリ１０、メモリ１０をアドレス
指定するアドレスレジスタ１１、アドレスレジス
タの入力情報の選択およびメモリ参照アドレスを
修飾する選択修飾回路１２、プログラムシーケン
スを記憶するシーケンスカウンタ１３、メモリ１
から読み出された命令を記憶する命令レジスタ１
４、その命令を解読して各種の制御信号を発生す
るデコーダ１５、および制御信号に基いてデータ
処理を実行する実行ユニツト１６から構成され
る。

このデータ処理装置では、シーケンスカウンタ
１３の出力と命令レジスタ１４の出力をメモリ１
のアドレス指定情報情報として選択修飾回路１２
で選択してアドレスレジスタ１１に記憶でき、命
令デコーダ１５で特定命令を判別する時、命令レ
ジスタ１４の出力を選択してアドレスレジスタ１
１に記憶し、その後に前記アドレスレジスタ１１
でメモリ１をアドレス指定して命令テーブルを読
み出しこれを命令レジスタ１４に記憶し、その記
憶された命令デコーダ１５により解読して制御信
号を発生し、前記制御信号に基きデータ処理を行
なう。

さらに、選択修飾回路１２はアドレスレジスタ
１１によるメモリ１０のアドレス指定値を修飾で
き、前記特定命令を判別した直後のメモリ読み出
しとその後のメモリ読み出しでは異なるアドレス
を指定し、複数語長の命令を読み出すことができ
る。

第３図は本発明の一実施例の選択修飾回路１２
とアドレスレジスタ１１の構成を示す回路図で、
第４図はその動作を説明するためのタイミング図
である。

メモリ１０のアドレス情報は複数ビツトの重み
づけされた信号で、アドレスレジスタ１１、選択
修飾回路１２ともに、前記ビツト重み毎に同様な
回路要素が並列に備えられており、以下の説明
は、アドレスのビツト数をｎとして、ビツト重み
を示す数字（１、２、……、ｎ―１、ｎ）を付加
して表現する。アドレスレジスタ１１はアドレス
ビツト数（ｎ）個のフリツプフロツプFF₁〜FF_o
から構成され、選択修飾回路１２は、３個のトラ
ンジスタTR₁、TR₂、TR₃から成るアドレスビツ
ト数（ｎ）個の切替ゲート（G₁〜G_o、第３図中
点線で示す）、および反転回路から構成される。

第３図の一実施例の回路は、シーケンスカウン
タ１３の出力（SC₁〜SC_o）と命令レジスタ１４
からの信号（IR₁〜IR_o）および３種の選択制御
信号CONT₁、CONT₂、CONT₃を入力信号とし
て、メモリ１０のアドレス信号（MA₀〜MA_o）
を発生する。第１の選択制御信号CONT₁は、シ
ーケンスカウンタ出力（SC₁〜SC_o）をメモリア
ドレス情報として選択することを指定し、切替ゲ
ート（G₁〜G_o）の第１のトランジスタTR₁のゲ
ート端子に並列入力される。第２の選択制御信号
CONT₂は、命令レジスタからの信号（IR₁〜
IR_o）をメモリアドレス情報として選択すること
を指定し、特定命令の判別に基きメモリをテーブ
ル参照して最初の命令語を読み出すサイクルにて
発生され、切替ゲート（G₁〜G_o）の第２のトラ
ンジスタTR₂のゲート端子に並列に入力される。
第３の選択制御信号CONT₃は、アドレスレジス
タの記憶値を修飾することを指定し、前記第２の
選択制御信号CONT₂に続いて次の命令語をテー
ブルを参照して読み出すサイクルにて発生され、
切替ゲート（G₁〜G_o）の第３のトランジスタ
TR₃のゲート端子に並列に入力される。

なお、前記第１の選択制御信号CONT₁は従来
のデータ処理装置と同様にシーケンスカウンタに
基きメモリから通常の命令を読み出して解読・実
行する時に発生され、前記第２、第３の選択制御
信号CONT₂、CONT₃は、命令テーブルを参照
して実行することを指定する特定命令を判別する
時に発生される。前記いずれの選択制御信号が発
生される時であつても、命令デコーダ１５および
実行ユニツト１６はその動作を継続するため、シ
ーケンスカウンタに基く読み出し、テーブル参照
による読み出しであつても同様の処理がなされ
る。

以下、選択修飾回路１２の切替ゲート（G₁〜
G_o）の構成と動作を第３図回路図、第４図タイ
ミング図を参照しながら説明する。切替ゲートは
３個のトランジスタTR₁，TR₂，TR₃から構成さ
れ、第１のトランジスタTR₁のゲート端子には第
１の選択制御信号CONT₁、ソース端子には各ビ
ツトの重みのシーケンスカウンタ信号（SC₁〜
SC_o）が接続され、第２のトランジスタTR₂のゲ
ート端子には第２の選択制御信号CONT₂、ソー
ス端子には各ビツト重みの命令レジスタからの信
号（IR₁〜IR_o）が接続され、第３のトランジス
タTR₃のゲート端子には第３の選択制御信号
CONT₃、ソース端子には各ビツト重みのアドレ
スレジスタのフリツプフロツプ（FF₁〜FF_o）出
力が直接または反転回路を介して接続され、前
記第１、第２、第３のトランジスタのドレイン端
子は共通に接続され、選択された信号出力として
アドレスレジスタのフリツプフロツプ（FF₁〜
FF_o）に入力される。切替ゲートのトランジスタ
は、一般に電界効果トランジスタと呼ばれ、ゲー
ト端子に印加される電圧に応じてソース端子とド
レイン端子間の電圧、電流、抵抗、導伝度などが
変化する。本発明の一実施例では、前記トランジ
スタの特性を利用し、ゲート端子入力である選択
制御信号の電位に応じてソース端子とドレイン端
子間がオン、オフするスイツチ素子として使用し
ており、第４図タイムチヤートの各選択制御信号
が高レベルの時、その信号が入力されるトランジ
スタがオンしてソース端子に入力される信号がド
レイン端子に出力され、選択制御信号が低レベル
の時、その信号が入力されるトランジスタがオフ
してソース端子とドレイン端子間は非導通とな
る。

なお、切替ゲート回路の動作は、データセレク
タ・マルチプレクサとも呼ばれるもので、本実施
例のトランジスタスイツチによらなくとも、アン
ドゲート・オアゲート等の組み合せによる論理回
路でも実現できる。第４図のタイミング図には、
データ処理装置の動作状態を示すために代表とし
て命令レジスタ１４、３種の選択制御信号
CONT₁、CONT₂、CONT₃および切替ゲート出
力が示されている。通常の命令を解読し実行する
サイクルt₁においては、第１の選択制御信号
CONT₁が高いレベルとなり第１のトランジスタ
TR₁がオンし、第２、第３の選択制御信号
CONT₂、CONT₃は低レベルであるため第２、
第３のトランジスタTR₂、TR₃がオフして、シー
ケンスカウンタからの信号SCが選択されて切替
ゲートの出力となる。この選択されたシーケンス
カウンタの信号をアドレスレジスタ１１に記憶
し、メモモリ１０から次のサイクルに解読・実行
すべき命令の読み出しを行う。なお、第１、第
２、第３の選択制御信号は排他的に発生され単一
信号だけが高レベルになるため、以下では低レベ
ルの信号とトランジスタのオフに関する説明は同
様であるので省略する。

前記通常の命令を解読・実行しシーケンスカウ
ンタに基き読み出された命令が、メモリに記憶さ
れたテーブルを参照して実行することを指定する
特定命令のサイクルt₂においては、第２の選択制
御信号CONT₂が高レベルとなり第２のトランジ
スタTR₂がオンし、命令レジスタからの信号IR
が選択されて切替ゲートの出力となる。一般に命
令レジスタのビツト数とメモリアドレスのビツト
数は異なることが多く、本発明の一実施例では、
命令レジスタのビツト数では不足するビツトに対
して電源・グランド電位を論理値１、０に対応づ
けした定数信号を割り当て、２進化コードの表現
で命令レジスタコードの２倍の値が選択されたメ
モリアドレスのコードとなるよう構成されてい
る。言い換えれば、命令レジスタ値の２倍に対応
する偶数アドレスのメモリから次のサイクルに解
読実行すべき命令テーブル第１語の読み出しを行
う。前記特定命令を解読しテーブル参照して読み
出した第１語を解読・実行するサイクルt₃におい
ては、第３の選択制御信号CONT₃が高レベルと
なり第３のトランジスタTR₃がオンし、アドレス
レジスタ出力が修飾された信号MA′が選択され
て切替ゲートの出力となる。ここで、前記アドレ
ス修飾信号MA′は、アドレスレジスタの最下位
ビツト重みのフリツプフロツプFF₁出力を反転回
路を介して切替ゲートG₁に入力し、最下位ビ
ツト重み以外のフリツプフロツプ（FF₂〜FF_o）
出力は直接各ビツト重みの切替ゲート（G₂〜G_o）
に入力して発生されており、前記のサイクルt₂に
おいてアドレスレジスタに記憶された偶数アドレ
ス値に対し最下位ビツト重みの値が０から１に変
化した奇数アドレス値の信号である。

したがつて前記サイクルt₂に読み出したアドレ
スの次のアドレスがアドレスレジスタに記憶さ
れ、そのアドレスのメモリから命令テーブル中の
第２語の読み出しが行われる。前記アドレス修飾
を行いテーブル参照して読み出した第２語を解
読・実行するサイクルt₄においては、通常の命令
実行サイクルt₁と同様に、第１の選択制御信号
CONT₁が高レベルとなり第１のトランジスタ
TR₁がオンし、シーケンスカウンタからの信号
SCが選択されて切替ゲートの出力となる。この
選択されたシーケンスカウンタの信号をアドレス
レジスタ１０に記憶し、メモリ１０よりテーブル
参照を指定した特定命令に続いてプログラムされ
た命令の読み出しを行う。第３図一実施例の選択
修飾回路は第１語のテーブル参照時には命令レジ
スタ値の２倍に対応する偶数値の信号、第１語の
テーブル参照時には前記信号を反転回路により修
飾して奇数値の信号を選択し、２語長の命令テー
ブルを参照して解読・実行させるものであるが、
本発明は、テーブル参照しながらそのアドレスを
修飾し異なるアドレスのメモリから複数語を読み
出すことを特徴としており、テーブル参照のアド
レスとして命令レジスタ値の３倍、４倍などの値
を発生してもよく、付加される定数信号の接続の
しかたによりオフセツトを加えるなどもでき、さ
らに、シーケンスカウンタのインクリメント（＋
１）を行う加算回路を利用して参照アドレスの修
飾を行うことも可能である。

以上述べた様に、本発明は複数語長命令をテー
ブル化したテーブルを参照するような特定命令を
設け、これを通常のプログラムシーケンスで解読
してメモリのアドレスを選択的に制御するもの
で、本発明によれば、命令レジスタ内容に基き発
生されるアドレスのメモリに使用頻度の高い複数
語長の命令テーブルを記憶させ、そのテーブルを
参照して実行することによりプログラムの記憶の
ために使用されるメモリ量を削減することができ
る。

また、実施例は複数語長の命令を例にとつて説
明したが、単語長の命令が複数個の場合にも、そ
の組み合せをテーブルとして記憶させ、同様の効
果を発揮できることは明白である。

【図面の簡単な説明】

第１図は従来のデータ処理装置の構成を示すブ
ロツク図である。 １……メモリ、２……アドレスレジスタ、３…
…シーケンスカウンタ、４……命令レジスタ、５
……デコーダ、６……実行ユニツト。 第２図は本発明の一実施例のデータ処理装置の
構成を示すブロツク図である。 １０……メモリ、１１……アドレスレジスタ、
１２……選択修飾回路、１３……シーケンスカウ
ンタ、１４……命令レジスタ、１５……デコー
ダ、１６……実行ユニツト。 第３図は本発明の選択修飾回路とアドレスレジ
スタの具体例を示す回路図である。 FF₁〜FF_o……フリツプフロツプ、TR₁，TR₂，
TR₃……トランジスタ、G₁〜G_o……切替ゲート
（点線の箱で示す）、Ｉ……反転回路、CONT₁，
CONT₂，CONT₃……選択制御信号、SC₁〜SC_o
……シーケンスカウンタ出力、IR₁〜IR_o……命
令レジスタからの信号、MA₁〜MA_o…メモリア
ドレス信号。 第４図は本発明の一実施例の動作を説明するた
めのタイミング図である。 CONT₁，CONT₂，CONT₃……選択制御信
号、t₁，t₂，t₃，t₄……動作サイクル時間、SC…
…シーケンスカウンタ出力、IR……命令レジス
タからの信号、MA′……修飾されたアドレスレ
ジスタ信号。

Claims (1)

【特許請求の範囲】
1. １ 複数語長命令を含む複数の命令語が記憶され
   たメモリと、プログラムの実行順序に従つて前記
   メモリから命令語を一語づつ読み出すためのアド
   レスを発生するためのシーケンスカウンタと、ア
   ドレスを一時保持するアドレスレジスタと、読み
   出された命令語を一時格納する命令レジスタと、
   該命令レジスタから出力される命令語を解読する
   手段と、解読結果に基いて処理を実行する手段と
   を有する情報処理装置において、前記複数語長命
   令をテーブル形成で前記メモリに記憶するととも
   に該複数語長命令を指定するための特定命令をテ
   ーブル参照命令として前記メモリに記憶せしめ、
   前記特定命令が前記メモリから読み出されて前記
   命令レジスタに格納された時は、該命令レジスタ
   の内容の少なくとも一部を用いて前記複数語長命
   令の第１命令語を読み出すためのアドレスを前記
   シーケンスカウンタとは独立に発生して前記アド
   レスレジスタに格納し、前記複数語長命令の第２
   命令語を読み出すためのアドレスは前記アドレス
   レジスタの内容の一部を変更することによつて作
   成することにより、前記複数語長命令を前記シー
   ケンスカウンタを用いることなく読み出せるよう
   にしたことを特徴とする情報処理装置。