JPS6336017B2

JPS6336017B2 -

Info

Publication number: JPS6336017B2
Application number: JP54157229A
Authority: JP
Inventors: Hiroshi Kadota
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1979-12-03
Filing date: 1979-12-03
Publication date: 1988-07-18
Also published as: JPS5679352A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は情報処理装置等において、メモリーの
読出・書込とを実行する際のメモリーアドレスの
生成方式に関する。特に、配列として定義された
メモリー領域のアドレス指定に適するものであ
る。

〔従来の技術〕

最近の半導体技術の進展は著しく、特にマイク
ロコンピユータの分野においてはミニコンピユー
タに匹敵する程の機能を持つものが現れてきた。
従来マイクロコンピユータのソフトウエア開発に
はハードウエアと１対１に対応するアセンブリ言
語が使用されていたが、最近のマイクロコンピユ
ータに関してはPL／Ｉ（Programming
Language Ｉ）やFORTRAN等のいわゆる高級
言語を使用することが多い。これら高級言語には
多くのデータ型があり、例えばPL／Ｉ系のもの
であれば１バイト（８ビツト）を単位とするバイ
ト型、２バイト（16ビツト）を単位とするワード
型、４バイト（32ビツト）を単位とするダブルワ
ード型などがある。通常メモリーの読出・書込
は、１バイト単位で行われるため、ワード型、ダ
ブルワード型に対するアドレス指定はそれぞれ２
バイト毎、または４バイト毎に行わなければなら
ない。

特に配列型のデータを参照する場合を考えてみ
ると、普通、配列ＭのＩ番目の要素Ｍ（Ｉ−１）
はインデツクス・アドレツシングを用いて参照さ
れる。基底アドレス・レジスタBRにＭの先頭ア
ドレスを格納し、インデツクス・レジスタIXに
基底アドレスからの変位すなわちＩの値を入れ、
BRとIXの内容の和、BR＋IXがＭ（Ｉ−１）のア
ドレスを指すことになる。

次に、Ｉ＋１番目の要素を参照するためには、
配列Ｍがバイト型の配列であればIXの内容を１
だけ増加させればよい。しかし、Ｍがワード型、
ダブル・ワード型の場合には１だけ増加した後に
それぞれ２、４倍させる必要がある。

第１図は、配列型データのメモリー上の割付例
を示す図面である。第１図で１はメモリーでＡは
バイト型のメモリー上の割付例を、Ｂはワード型
のメモリー上の割付例を、Ｃはダブル・ワード型
のメモリー上の割付例をそれぞれ示す。また、第
１図Ａ（Ｉ），Ｂ（Ｉ），Ｃ（Ｉ）は、バイト型Ａ、
ワード型Ｂ、ダブル・ワード型Ｃの配列における
Ｉ＋１番目の要素をそれぞれ示す。ここで、Ｉは
メモリー上にとられた変数であり、内容は直接確
認できない。また第１図でＡは基底アドレス、Ａ
（Ｉ）はＩ＋１番目の要素をそれぞれ示す。

第２図は、従来例アドレス発生装置要部構成図
である。基底アドレス情報を格納するレジスタ６
および７の出力は、信号線群８および９を介して
２入力の２進加算器１０の入力端子に接続されて
いる。この２進加算器１０の出力は、信号線群１
１を介してアドレスバス１２に接続されている。

このような構成により、Ａ（Ｉ），Ｂ（Ｉ）およ
びＣ（Ｉ）のアドレスをアドレスバス１２上に発
生させる方法を説明する。

(1) Ａ（Ｉ）の場合レジスタ６にバイト型Ａの先頭のアドレス
すなわち基底アドレスを格納する。

レジスタ７にＩの内容すなわち基底アドレ
スからの変位を格納する。

２進加算器１０でレジスタ６とレジスタ７
の内容を加算し、加算した結果をアドレスバ
ス１２上に出力する。

(2) Ｂ（Ｉ）の場合レジスタ６にワード型Ｂの先頭アドレスを
格納する。

レジスタ７にＩの内容を格納する。

レジスタ７の内容を２倍する。

２進加算器１０でレジスタ６および７の内
容を加算し、加算結果をアドレスバス１２に
出力する。

(3) Ｃ（Ｉ）の場合レジスタ６にダブルワード型Ｃの先頭アド
レスを格納する。

レジスタ７にＩの内容を格納する。

レジスタ７の内容を４倍する。

このようにワード型あるいはダブル・ワード型
の配列要素を扱う場合には、レジスタ７の内容を
２倍あるいは４倍するための命令実行が必要とな
る。このため要素Ａ（Ｉ）の書込・読出に比べ、
要素Ｂ（Ｉ）、要素Ｃ（Ｉ）の書込・読出には余分
な命令のための実行時間が長くなり、かつ命令用
のメモリー量が多くなる。

一般に高級言語で書かれたプログラムはアセン
ブリ言語で書かれたプログラムに比べて実行速度
は遅く、メモリー量は多い。従つて、ワード型
Ｂ、ダブル・ワード型Ｃのデータ型使用により、
この欠点がさらに強調されるため高級言語の普及
を妨げることになる。特にマイクロコンピユータ
では処理能力が小さいのでこの欠点は重大であ
る。

このように、ワード型、ダブル・ワード型では
メモリーの読出・書込時にアドレスの指定に特別
の処理時間が必要となり、実行時間が長くなり、
かつ命令用のメモリー量も多くなる欠点を有す
る。

そこで、ワード型のメモリーの読出・書込時の
アドレス指定ができるように定数倍回路を設け、
この定数倍回路でバイト型のアドレスデータの出
力を定数倍する技術、あるいは、バイト型とワー
ド型とを加算器に入力するデータを制御するゲー
トを設けてアドレス生成の時間を短縮する技術が
提案されている（例えば特開昭52−138845号公
報、特開昭50−81233号公報）。

これらの技術を利用して基底アドレスをバイト
型、ワード型、ダブルワード型に対応してアドレ
ス生成する技術を第３図に示す。

第３図は、第２図で説明した従来例と比較する
と、倍率回路としてシフト回路１５を設け、この
シフト回路１５の入力にレジスタ７の出力を接続
し、このシフト回路１５の出力を２進加算器１０
の入力に接続するとともに、このシフト回路１５
にこのシフト回路１５の起動信号を与える制御信
号線１６を接続したところが異なるところであ
り、他の構成については、第２図で説明した構成
と同様である。なお、この例では、ワード型Ｂの
アドレス生成の場合を示している。

このような構成でアドレス生成回路の動作を説
明する。いま、２進加算器１０にレジスタ６およ
び７の出力が与えられる。このとき、レジスタ７
の出力は、シフト回路１５を介して２進加算器１
０に与えられる。このシフト回路１５へ制御信号
線１６から論理「１」が与えられると、レジスタ
７の内容は１ビツトシフトして２進加算器１０に
与えられる。従つて、２進加算器１０は、レジス
タ６に格納されたワード型Ｂの先頭アドレスと、
レジスタ７に格納された要素Ｉの２倍されたもの
とを加算し、アドレスバス１２に出力することに
なる。このため、ワード型Ｂの配列要素のアドレ
ス生成は自動的に容易に行われる。

〔発明が解決しようとする問題点〕

しかし、上述の倍率回路として、従来はシフト
レジスタ回路を用いており、このシフトレジスタ
の各ビツトをシフトして出力するのは、レジスタ
回路を用いる以上その構成が簡単ではなく、ま
た、シフト動作を高速に行おうとすると、シフト
回路が高価なものとなり、簡単には行えなかつ
た。

本発明は、この倍率回路を簡単な構成でしかも
高速に動作させることのできるアドレス生成回路
を提供することを目的とする。

〔問題点を解決するための手段〕

本発明は、メモリー上の基底アドレスを格納す
る第一のレジスタ手段と、このメモリーの基底ア
ドレスからの変位を格納する第二のレジスタ手段
と、この第二のレジスタ手段の出力内容を制御信
号に対応してｎ倍（ｎは０または正整数）する倍
率回路と、上記第一および上記倍率回路の内容を
加算しメモリーアドレス情報として出力する２進
加算器とを備えたアドレス生成装置において、上記倍率回路は、上記第二のレジスタ手段の各
桁出力を上記制御信号が与えられたときは一つ上
の桁に出力し、最下位桁に論理「０」を出力する
スイツチ群と、上記制御信号を反転する反転回路
と、この反転回路の出力信号により、同一桁への
出力を制御信号が所定の論理にあるときに禁止す
るスイツチ群とを備えることを特徴とする。

〔作用〕

本発明のシフト回路は、入力される制御信号で
オンし、第二のレジスタの出力を上位桁に出力
し、最下位桁に「０」を出力するスイツチ群が、
入力される制御信号でオンして、第二のレジスタ
の出力を上位桁に出力して入力をシフトし、その
ときに同一桁への出力は制御信号を反転する回路
出力により動作するスイツチ群により禁止され
る。

このシフト回路は簡単なスイツチ群から構成さ
れるので、その動作は高速であり、その設計は容
易で安価に構成できる。

〔実施例〕

以下図面を参照して本発明一実施例を説明す
る。

第４図は、本発明実施例の倍率回路の構成を示
す回路図であり、符号２１〜２５はスイツチ素子
である。このスイツチ素子２３〜２５には、制御
信号線２６が接続されている。また、この制御信
号線２６は、分岐してインバータ２７を介してス
イツチ素子２１および２２に接続されている。ス
イツチ素子２３には零入力が、スイツチ素子２２
および２４には「2⁰」の重みを持つ入力が、スイ
ツチ素子２１および２５には「2¹」の重みを持つ
入力がそれぞれ接続されている。また、スイツチ
素子２２および２３は「2⁰」の重みを持つ信号が
出力される出力線２８に、スイツチ素子２１およ
び２４は「2¹」の重みを持つ信号が出力される出
力線２９に、スイツチ素子２５は「2²」の重みを
持つ信号が出力される図外の出力線にそれぞれ接
続されている。なお、重みは２進数の桁数を示す
ことは明らかであり、同様な構成を繰り返すこと
により本例以上の重みを持つ入力または出力を得
ることができる。

いま、制御信号線２６が「１」になるとスイツ
チ素子２３〜２５は導通し、逆にスイツチ素子２
１，２２はインバータ２７の反転出力が「０」と
なるため、「断」の状態になる。従つて、入力
「2¹」はスイツチ素子２５を通じて図外の重み
「2³」出力へ、入力「2⁰」はスイツチ素子２４を
通じて「2⁰」を出力する出力線２９へ出力され
る。このとき、出力線２８へはスイツチ素子２３
を通じて「０」の信号が出力される。次に、制御
信号線２６が「０」の値をとると、スイツチ素子
２３〜２５はすべて「断」となり、逆にインバー
タ２７の反転出力が「１」となるためスイツチ素
子２１，２２が導通し入力「2¹」が出力線２９
へ、入力「2⁰」が出力線２８へ出力される。

すなわち制御信号線２６が「１」の値をとると
出力は入力を１ビツト高位へシフトした値をと
り、制御信号線２６が「０」であると入力と出力
とは全く同一信号となる。

なお上記例ではバイト型とワード型用のアドレ
ス生成方法について述べたが、２ビツトシフトを
行うスイツチ群を設ければ、ダブル・ワード型ま
たそれ以上の語長を持つ型に対しても応用でき
る。さらに、制御信号を複数設け、それに対応し
て対応するスイツチ群を設ければｎビツトシフト
回路を構成して、同一回路でバイト型、ワード
型、ダブル・ワード型等のアドレス生成を行うこ
とも可能である。また、この制御信号は各々のコ
ンピユータの命令語中に持つことも可能である
し、特定のフリツプフロツプの出力とすることも
可能である。

〔発明の効果〕

本発明は以上説明したように、マイクロコンピ
ユータで高級言語を使用する場合のアドレス生成
において、２バイト（16ビツト）を情報の単位と
するワード型や、４バイト（32ビツト）を情報単
位とするダブル・ワード型等のデータ型に対する
アドレス指定を回路構成が簡単で高速に動作する
シフト回路を用いることにより自動的にハードウ
エアで２バイト毎あるいは４バイト毎に行うこと
ができる。したがつて、ハードウエアが簡単かつ
安価に構成できる効果がある。

【図面の簡単な説明】

第１図はデータ型メモリー上の割付図。第２図
は従来例要部構成図。第３図は従来例要部構成
図。第４図は本発明一実施例のシフト回路の構成
図。１……メモリー、６，７……レジスタ、８，
９，１１……信号線群、１０……２進加算器、１
２……アドレスバス、１５……シフト回路、１
６，２６……制御信号線、２１〜２５……スイツ
チ素子、２８，２９……出力線。

Claims

【特許請求の範囲】１メモリー上の基底アドレスを格納する第一の
レジスタ手段と、このメモリーの基底アドレスか
らの変位を格納する第二のレジスタ手段と、この
第二のレジスタ手段の出力内容を制御信号に対応
してｎ倍（ｎは０または正整数）する倍率回路
と、上記第一および上記倍率回路の内容を加算し
メモリーアドレス情報として出力する２進加算器
とを備えたアドレス生成装置において、上記倍率回路は、上記第二のレジスタ手段の各桁出力を上記制御
信号が与えられたときは一つ上の桁に出力し、最
下位桁に論理「０」を出力するスイツチ群２３，
２４，２５と、上記制御信号を反転する反転回路
２７と、この反転回路の出力信号により、同一桁
への出力を制御信号が所定の論理にあるときに禁
止するスイツチ群２１，２２とを備えることを特徴とするアドレス生成装置。