JPS61198335A - 分岐予測制御方式 - Google Patents
分岐予測制御方式Info
- Publication number
- JPS61198335A JPS61198335A JP1588685A JP1588685A JPS61198335A JP S61198335 A JPS61198335 A JP S61198335A JP 1588685 A JP1588685 A JP 1588685A JP 1588685 A JP1588685 A JP 1588685A JP S61198335 A JPS61198335 A JP S61198335A
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- JP
- Japan
- Prior art keywords
- branch
- instruction
- address
- register
- buffer
- Prior art date
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は分岐命令の高速化７図る分岐予測制御方式に関
する。
する。
分岐命令の高速化技術として、分岐命令の履歴を記憶し
、過去の結果を基に分岐成功／不成功及び分岐先を予測
する方法がある。（例えばＩＥＥＥＣＯＭＰＯＴＥＲ１
９８４１月号 Ｐ６〜Ｐ２２）〔発明が解決しようとす
る問題点〕 上述した分岐予測は、分岐命令を含む命令語アドレスと
、該分岐命令の分岐先アドレスとを保持する分岐ヒス）
ＩＪバッファを設け、命令取出時に堰出し命令中に分
岐命令を含む場合、分岐先アドレスを得るものである。
、過去の結果を基に分岐成功／不成功及び分岐先を予測
する方法がある。（例えばＩＥＥＥＣＯＭＰＯＴＥＲ１
９８４１月号 Ｐ６〜Ｐ２２）〔発明が解決しようとす
る問題点〕 上述した分岐予測は、分岐命令を含む命令語アドレスと
、該分岐命令の分岐先アドレスとを保持する分岐ヒス）
ＩＪバッファを設け、命令取出時に堰出し命令中に分
岐命令を含む場合、分岐先アドレスを得るものである。
一方、分岐命令の分岐成功／失敗は、°分岐命令芙行時
は初めて判るものである。従ってその時迄、分岐命令の
アドレスおよび分岐先アドレスを保持する必要がめるた
め、これらを保持するハードウェアが心壁でメジ、ハー
ドウェア量が増加するという欠点かめる。
は初めて判るものである。従ってその時迄、分岐命令の
アドレスおよび分岐先アドレスを保持する必要がめるた
め、これらを保持するハードウェアが心壁でメジ、ハー
ドウェア量が増加するという欠点かめる。
本発明の分岐予測制御方式では、先堰りした命令語の４
Ｆ誉検出用に先取りした命令蹟アドレスの範囲を保持す
る命令甜アドレスレジスタを分岐ヒストリバッファへの
書込アドレス保持用レジスタと共用化している。
Ｆ誉検出用に先取りした命令蹟アドレスの範囲を保持す
る命令甜アドレスレジスタを分岐ヒストリバッファへの
書込アドレス保持用レジスタと共用化している。
次に本発明について図面を参照して詳細に説明する。
第１図を参照すると、本発明の一実施例は、外部から与
えられる仮想アドレスを格納する仮想アドレスレジスタ
１．このレジスタｌからのアドレスおよび取出命令アド
レスに「１」を加算したアドレスとのどちらか一方を選
択して出力する切替回路２．この切換回路２からの出力
のうち下位ビットにより指定された位置に分岐命令のア
ドレスを格納する分岐ヒストリバッファ（Ｋ）３．前記
下位ビットによシ指定された位置に分岐先アドレス全保
持する分岐ヒストリバッファ（Ｄ４２分岐分岐ヒストリ
バッファ）３の内容と前記レジスタ１からのアドレスと
を比較する比較回路５および６．この比較回路５および
６のどちらか一方の一致検出に応答して分岐ヒストリバ
ッファＣＩ）４の出力を選択出力する切替回路７．アト
ア命令によるメモリへの畳込アドレス全保持するアトア
アドレスレジスタ８、取出した命令のアドレス範囲のう
ち上限のアドレス全保持する取出命令アドレスレジスタ
９゜このアドレス範−のうち少なくとも１組の下限のア
ドレスを保持する取出命令アドレスレジスタ１０゜この
レジスタ１０の内容に「１」を加算するカウンタ１１．
前記レジスタ８からのアドレスおよび前記レジスタ９か
らのアドレスを比較する比較回路１２．前記レジスタ８
からのアドレスおよび前記レジスタｌＯからのアドレス
を比較する比較回ｍｌ ３ 、およびこれら比較回路１
２および１３の出力の論理積をとるアンドゲート１４か
ら構成されている。
えられる仮想アドレスを格納する仮想アドレスレジスタ
１．このレジスタｌからのアドレスおよび取出命令アド
レスに「１」を加算したアドレスとのどちらか一方を選
択して出力する切替回路２．この切換回路２からの出力
のうち下位ビットにより指定された位置に分岐命令のア
ドレスを格納する分岐ヒストリバッファ（Ｋ）３．前記
下位ビットによシ指定された位置に分岐先アドレス全保
持する分岐ヒストリバッファ（Ｄ４２分岐分岐ヒストリ
バッファ）３の内容と前記レジスタ１からのアドレスと
を比較する比較回路５および６．この比較回路５および
６のどちらか一方の一致検出に応答して分岐ヒストリバ
ッファＣＩ）４の出力を選択出力する切替回路７．アト
ア命令によるメモリへの畳込アドレス全保持するアトア
アドレスレジスタ８、取出した命令のアドレス範囲のう
ち上限のアドレス全保持する取出命令アドレスレジスタ
９゜このアドレス範−のうち少なくとも１組の下限のア
ドレスを保持する取出命令アドレスレジスタ１０゜この
レジスタ１０の内容に「１」を加算するカウンタ１１．
前記レジスタ８からのアドレスおよび前記レジスタ９か
らのアドレスを比較する比較回路１２．前記レジスタ８
からのアドレスおよび前記レジスタｌＯからのアドレス
を比較する比較回ｍｌ ３ 、およびこれら比較回路１
２および１３の出力の論理積をとるアンドゲート１４か
ら構成されている。
前記レジスタＩＯｆ′ｉ、レジスタファイルで構成され
てもよい。
てもよい。
次に本発明の一実施例の動作を詳細に説明する。
命情取出のために生成された仮想アドレスはキャッシュ
メモリ（ここでは図示されていない）に送出されると同
時に仮想アドレスレジスタ１にセットさｎる。仮想アド
レスレジスタｌの出力は切替回路２全通し、分岐命令の
アドレスを保持する分岐ヒストリバッファ（Ｋ）３およ
び分岐先アドレスを保持する分岐ヒストリバッファ（Ｑ
４に供給される。
メモリ（ここでは図示されていない）に送出されると同
時に仮想アドレスレジスタ１にセットさｎる。仮想アド
レスレジスタｌの出力は切替回路２全通し、分岐命令の
アドレスを保持する分岐ヒストリバッファ（Ｋ）３およ
び分岐先アドレスを保持する分岐ヒストリバッファ（Ｑ
４に供給される。
分岐ヒストリバッファ３および４は公知のセットアンシ
アティプ構成のアンシュータである。仮想アドレスレジ
スタ１の内容によシ取出そうとする命令が以前の取出し
て分岐命令を含みかつその分岐命令が条件分岐成功また
は無条件分岐の場合、分岐先アドレスが分岐予測バッフ
ァ４よシ得られる。
アティプ構成のアンシュータである。仮想アドレスレジ
スタ１の内容によシ取出そうとする命令が以前の取出し
て分岐命令を含みかつその分岐命令が条件分岐成功また
は無条件分岐の場合、分岐先アドレスが分岐予測バッフ
ァ４よシ得られる。
分岐子側バッファ３および４は２レベルで構成される。
比較回路５もしくは６のどちらで取出アドレスの一致が
検出されたかによシ、分岐ヒス） ＩＪバッファ（′Ｄ
Ｊの出力が切替回路７によシ違択され、分岐子側ビット
信号とともに送出される。この分岐予測アドレス出力を
用い命令取出することにより分岐先命令語の取出しが高
速化され、分岐命令の央行が高速処理されることによる
。
検出されたかによシ、分岐ヒス） ＩＪバッファ（′Ｄ
Ｊの出力が切替回路７によシ違択され、分岐子側ビット
信号とともに送出される。この分岐予測アドレス出力を
用い命令取出することにより分岐先命令語の取出しが高
速化され、分岐命令の央行が高速処理されることによる
。
仮想アドレスレジスタ１にセットされた命令取出アドレ
スはさらに取出した命令のアドレス範囲を保持する取出
命令アドレスレジスタ９および１０に送出される。分岐
先の先頭命令の取出し時には内方のレジスタに取出アド
レスがセットされるが、２Ｉｉ２１目以降の取出しでは
、取加砧令アドレスレジスタ（Ｕ）９にのみセットされ
る。一方、取出した命令が一命令実行される匿に取出命
令アドレスレジスタ（ト）ｌＯの内容はカウンタ１ｉｔ
−ｆｉしてｌか加算される。これにより取出した命令の
アドレスの上限と下限か保持される。ストアアドレスレ
ジスタ８はストア命令によるメモリへの畳込アドレスを
保持する。このストアアドレスと取出した命令の範囲と
は比較回１Ｎｒ１２および１３によシチェックされ、先
取りした命令語の先行するストア命令による書替があっ
たかどうかが検出される。もし書替が検出された場合、
命令の取出し直しから処理を再開する。取出した命令を
保持する命令バッファおよび取出命令アドレスレジスタ
９および１０は、分岐命令高速化のために３組用意され
てお多、分岐命令によシ命令ストリームが変更される度
に他の組を使用するよう制御される。
スはさらに取出した命令のアドレス範囲を保持する取出
命令アドレスレジスタ９および１０に送出される。分岐
先の先頭命令の取出し時には内方のレジスタに取出アド
レスがセットされるが、２Ｉｉ２１目以降の取出しでは
、取加砧令アドレスレジスタ（Ｕ）９にのみセットされ
る。一方、取出した命令が一命令実行される匿に取出命
令アドレスレジスタ（ト）ｌＯの内容はカウンタ１ｉｔ
−ｆｉしてｌか加算される。これにより取出した命令の
アドレスの上限と下限か保持される。ストアアドレスレ
ジスタ８はストア命令によるメモリへの畳込アドレスを
保持する。このストアアドレスと取出した命令の範囲と
は比較回１Ｎｒ１２および１３によシチェックされ、先
取りした命令語の先行するストア命令による書替があっ
たかどうかが検出される。もし書替が検出された場合、
命令の取出し直しから処理を再開する。取出した命令を
保持する命令バッファおよび取出命令アドレスレジスタ
９および１０は、分岐命令高速化のために３組用意され
てお多、分岐命令によシ命令ストリームが変更される度
に他の組を使用するよう制御される。
分岐ヒストリバッファにセットされていない分岐命令の
セットは次のように行なわれる。条件分岐成功または無
条件分岐命令の対応エントリが分岐予測バッファ９およ
び１０にない場合、分岐命令実行時に、分岐命令自身の
アドレスが取出命令アドレスレジスタ（旬１０から仮想
アドレスレジスタ１にセットされる。次に該分岐命令の
アドレス計算によシ取出命令アドレスレジスター１０の
レジスタファイル中Ω別のレジスタにセットされた分岐
先アドレスが取出され、仮想アドレスレジスタ１で指定
された分岐予測バッファ（ｒ４４にセットされるととも
に、分岐予測バッファ（Ｋ）３に仮想アドレスレジスタ
１の内容がセットされる。２レベルの予測バッファのど
ちらのレベルにセットするかは公知のリプレースメント
アルゴリズムが使用される。
セットは次のように行なわれる。条件分岐成功または無
条件分岐命令の対応エントリが分岐予測バッファ９およ
び１０にない場合、分岐命令実行時に、分岐命令自身の
アドレスが取出命令アドレスレジスタ（旬１０から仮想
アドレスレジスタ１にセットされる。次に該分岐命令の
アドレス計算によシ取出命令アドレスレジスター１０の
レジスタファイル中Ω別のレジスタにセットされた分岐
先アドレスが取出され、仮想アドレスレジスタ１で指定
された分岐予測バッファ（ｒ４４にセットされるととも
に、分岐予測バッファ（Ｋ）３に仮想アドレスレジスタ
１の内容がセットされる。２レベルの予測バッファのど
ちらのレベルにセットするかは公知のリプレースメント
アルゴリズムが使用される。
一方分岐予測バッファ９．１０に既にセットされた内容
が：命令の書替によ）分岐命令で無くなった、分岐先ア
ドレスが変更された、分岐成功が失敗に変ったなどの理
由で不正となった場合、分岐予測バッファ（６）３中の
有効性表示ビット（ｖビット）のリセットが行なわれ対
応二ンｌ−ＩＪの無効化か図られる。しかしＦＯＲＴＲ
ＡＮプログラムなどで用いられるＩＪＯループの制御用
分岐命令は、同一ループの多数回使用があるので、たと
え分岐不成功であっても、対応エンドＶ＋リセットしな
い。
が：命令の書替によ）分岐命令で無くなった、分岐先ア
ドレスが変更された、分岐成功が失敗に変ったなどの理
由で不正となった場合、分岐予測バッファ（６）３中の
有効性表示ビット（ｖビット）のリセットが行なわれ対
応二ンｌ−ＩＪの無効化か図られる。しかしＦＯＲＴＲ
ＡＮプログラムなどで用いられるＩＪＯループの制御用
分岐命令は、同一ループの多数回使用があるので、たと
え分岐不成功であっても、対応エンドＶ＋リセットしな
い。
すなわち、 ＤＯループを抜は出すときに必す分岐予測
は失敗するが、この時毎回分岐ヒス） ＩＪバッファの
対応エントリを無効化すると、再度このループを使用す
る時にも分岐予測失敗となってしまい、性能が低下する
からである。
は失敗するが、この時毎回分岐ヒス） ＩＪバッファの
対応エントリを無効化すると、再度このループを使用す
る時にも分岐予測失敗となってしまい、性能が低下する
からである。
第２図を参照すると、分岐予測時の性能が従来方式と比
較される。分岐予測成功時には、分岐命令実行時間が大
幅に改害されている。従来方式では条件分岐成功の演算
サイクルで、分岐成功／不成功が判断される。分岐成功
の場合次のサイクルから分岐先命令のアドレス計算サイ
クルが開始されるため、分岐命令の実行完了（Ｅサイク
ル終了）から分岐先命令のＥサイクル終了まで４マシン
サイクル必要である。一方分岐予測を行った場合、分岐
命令の取出ＰＩプサイルで分岐予測バッファを索引する
ことによシ、取出した命令に分岐成功予測の分岐命令を
含む場合には分岐先アドレスを得ることができる。この
アドレスを用いて分岐先命令の取出およびデコードが行
われ、分岐命令のＥサイクルの次のサイクルで、分岐先
命令が実行されることによシ、本例のパイプライン構造
の場合、従来方式に比し分岐命令の実行時間が４倍高速
化される。
較される。分岐予測成功時には、分岐命令実行時間が大
幅に改害されている。従来方式では条件分岐成功の演算
サイクルで、分岐成功／不成功が判断される。分岐成功
の場合次のサイクルから分岐先命令のアドレス計算サイ
クルが開始されるため、分岐命令の実行完了（Ｅサイク
ル終了）から分岐先命令のＥサイクル終了まで４マシン
サイクル必要である。一方分岐予測を行った場合、分岐
命令の取出ＰＩプサイルで分岐予測バッファを索引する
ことによシ、取出した命令に分岐成功予測の分岐命令を
含む場合には分岐先アドレスを得ることができる。この
アドレスを用いて分岐先命令の取出およびデコードが行
われ、分岐命令のＥサイクルの次のサイクルで、分岐先
命令が実行されることによシ、本例のパイプライン構造
の場合、従来方式に比し分岐命令の実行時間が４倍高速
化される。
〔発明の効果〕
本発明は先取りした命令語の書替検出用に先取りした命
令語アドレスの範囲を保持する命令語アドレスレジスタ
を分岐予測バッファへの書込アドレス保持用レジスタと
共用化し、ハードウェア量の削減をはかるとともに性能
改善を図っている。
令語アドレスの範囲を保持する命令語アドレスレジスタ
を分岐予測バッファへの書込アドレス保持用レジスタと
共用化し、ハードウェア量の削減をはかるとともに性能
改善を図っている。
第１図は本発明の一実施例を示す図、および第２図は分
岐予測の効果を示す図である。 第１図および第２図において、ｌ・・・・・・仮想アド
レスレジスタ、２，７・・・・・・切替回路、３・・・
・・・分岐予測バッファ□、４・・・・・・分岐予測バ
ッファ（ＤＪ、５゜６．１２，１３・・・・・・比較回
路、８・・・・・・ストアアドレスレジスタ、９・・・
・・・取出命令アドレスレジスタ回、１０・・・・・・
取出命令アドレスレジスタ（Ｌｌ、１１・・・・・・カ
ウンタ。 Ａ ： アトしス計算サイクル Ｉ ： アトし大変下（ナイグル Ｃ：キャッシュアクセスサイ７）シ Ｅ ニス専サイクル 第 ２ｙｇＪ ：従動式 ％式％ 手続補正書（自発） 特許庁長官 殿 適 、１．事件の表示 昭和６０年 特許 願第１５８
８６号２、発明の名称 分岐予測制御方式 ３、補正をする者 事件との関係 出 願 人東京都港区芝五
丁目３３番１号 （４２３） 日本電気株式会社 代表者 関本忠弘 ４、代理人 ５、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 明細書の発明の詳細な説明の欄を以下のように訂正しま
す。 （１）第２頁第５行目の記載「ＣＯＭＰＯＴＥ几」 を
ｒｃＯＭＰＵＴＥ几」 と訂正します。 （２）同頁第５行目の記載「実行時は」を「実行時に」
と訂正します。 （３）第３頁第９行目の記載「アドレス」を［アドレス
レジスタ（Ｌ）１０のアドレス」と訂正します。 （４）第３頁第２０行目および第４頁第１行目の記載「
アトア命令」を「ストア命令」と訂正します。 （５）第４頁第３行目の記載「レジスタ９」を「レジス
タｆ（Ｊ） ９ Ｊと訂正します。 （６）同頁第５行目の記載「レジスタ１０」を「レジス
タ（匂１０」と訂正します。
岐予測の効果を示す図である。 第１図および第２図において、ｌ・・・・・・仮想アド
レスレジスタ、２，７・・・・・・切替回路、３・・・
・・・分岐予測バッファ□、４・・・・・・分岐予測バ
ッファ（ＤＪ、５゜６．１２，１３・・・・・・比較回
路、８・・・・・・ストアアドレスレジスタ、９・・・
・・・取出命令アドレスレジスタ回、１０・・・・・・
取出命令アドレスレジスタ（Ｌｌ、１１・・・・・・カ
ウンタ。 Ａ ： アトしス計算サイクル Ｉ ： アトし大変下（ナイグル Ｃ：キャッシュアクセスサイ７）シ Ｅ ニス専サイクル 第 ２ｙｇＪ ：従動式 ％式％ 手続補正書（自発） 特許庁長官 殿 適 、１．事件の表示 昭和６０年 特許 願第１５８
８６号２、発明の名称 分岐予測制御方式 ３、補正をする者 事件との関係 出 願 人東京都港区芝五
丁目３３番１号 （４２３） 日本電気株式会社 代表者 関本忠弘 ４、代理人 ５、補正の対象 明細書の発明の詳細な説明の欄 ６、補正の内容 明細書の発明の詳細な説明の欄を以下のように訂正しま
す。 （１）第２頁第５行目の記載「ＣＯＭＰＯＴＥ几」 を
ｒｃＯＭＰＵＴＥ几」 と訂正します。 （２）同頁第５行目の記載「実行時は」を「実行時に」
と訂正します。 （３）第３頁第９行目の記載「アドレス」を［アドレス
レジスタ（Ｌ）１０のアドレス」と訂正します。 （４）第３頁第２０行目および第４頁第１行目の記載「
アトア命令」を「ストア命令」と訂正します。 （５）第４頁第３行目の記載「レジスタ９」を「レジス
タｆ（Ｊ） ９ Ｊと訂正します。 （６）同頁第５行目の記載「レジスタ１０」を「レジス
タ（匂１０」と訂正します。
Claims (1)
- 【特許請求の範囲】 分岐命令のアドレスと該分岐命令の分岐アドレスを保持
する分岐ヒストリバッファと、先取した命令語の書替え
を検出するために、先取りした命令語アドレスの範囲を
保持する命令語アドレスレジスタとを備えた情報処理装
置であって、 前記分岐ヒストリバッファに分岐命令のエントリを新し
く登録する場合、前記命令語アドレスレジスタの内容を
用いることを特徴とする分岐予測制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60015886A JP2542565B2 (ja) | 1985-01-30 | 1985-01-30 | 分岐予測制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60015886A JP2542565B2 (ja) | 1985-01-30 | 1985-01-30 | 分岐予測制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61198335A true JPS61198335A (ja) | 1986-09-02 |
| JP2542565B2 JP2542565B2 (ja) | 1996-10-09 |
Family
ID=11901273
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60015886A Expired - Lifetime JP2542565B2 (ja) | 1985-01-30 | 1985-01-30 | 分岐予測制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2542565B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0962540A (ja) * | 1995-08-29 | 1997-03-07 | Kofu Nippon Denki Kk | 情報処理装置のデバッグ回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5991549A (ja) * | 1982-11-17 | 1984-05-26 | Nec Corp | 命令バツフアへの命令語格納方式 |
-
1985
- 1985-01-30 JP JP60015886A patent/JP2542565B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5991549A (ja) * | 1982-11-17 | 1984-05-26 | Nec Corp | 命令バツフアへの命令語格納方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0962540A (ja) * | 1995-08-29 | 1997-03-07 | Kofu Nippon Denki Kk | 情報処理装置のデバッグ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2542565B2 (ja) | 1996-10-09 |
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