JPS62114034A - 計数分岐命令制御方式 - Google Patents
計数分岐命令制御方式Info
- Publication number
- JPS62114034A JPS62114034A JP25379985A JP25379985A JPS62114034A JP S62114034 A JPS62114034 A JP S62114034A JP 25379985 A JP25379985 A JP 25379985A JP 25379985 A JP25379985 A JP 25379985A JP S62114034 A JPS62114034 A JP S62114034A
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- JP
- Japan
- Prior art keywords
- branch
- instruction
- contents
- address
- branch instruction
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理装置の分岐命令の制御に関し。
特に、計数分岐命令の高速処理に関する。
従来、命令によって指定される汎用レジスタの内容を−
1加算し、その結果汎用レジスタの内容がゼロならば分
岐せず、ゼロでなければ分岐するような計数分岐命令(
以下ROT:Branch on Count命令と呼
ぶ)を処理する場合、 BOT命令が分岐するかしない
かは汎用レジスタの内容を−1加算した後でないと判断
できない。そのため、命令解読時には分岐成功/不成功
のどちらかに固定して。
1加算し、その結果汎用レジスタの内容がゼロならば分
岐せず、ゼロでなければ分岐するような計数分岐命令(
以下ROT:Branch on Count命令と呼
ぶ)を処理する場合、 BOT命令が分岐するかしない
かは汎用レジスタの内容を−1加算した後でないと判断
できない。そのため、命令解読時には分岐成功/不成功
のどちらかに固定して。
命令の先取り(先行制御)を行なっていた。
ところが、命令解読時に固定的に分岐成功/不成功を予
測した場合、この予測がはずれると、情報処理装置の性
能が実質的に低下する。従って。
測した場合、この予測がはずれると、情報処理装置の性
能が実質的に低下する。従って。
予測を正確とするたへ命令解読時において、汎用レジス
タの内容によって2分岐の成功/不成功を予測するよう
にした計数分岐命令の制御がある(例えば特公昭54−
20385号公報)。
タの内容によって2分岐の成功/不成功を予測するよう
にした計数分岐命令の制御がある(例えば特公昭54−
20385号公報)。
ところで、命令の先取り(先行制御)を行なう情報処理
装置、特に2分岐ヒス) IJ−テーブルにより分岐先
アドレスを予測し9分岐命令処理の高速化を計った情報
処理装置の場合、命令の取出しと同時に分岐先アドレス
が予測される。ところが。
装置、特に2分岐ヒス) IJ−テーブルにより分岐先
アドレスを予測し9分岐命令処理の高速化を計った情報
処理装置の場合、命令の取出しと同時に分岐先アドレス
が予測される。ところが。
上述の分岐命令制御の場合、第3図に示すように分岐の
成功/不成功の予測が命令解読時にならないと行なわれ
ないため2分岐先命令取出しに待ちが生ずるという問題
点がある。
成功/不成功の予測が命令解読時にならないと行なわれ
ないため2分岐先命令取出しに待ちが生ずるという問題
点がある。
本発明の計数分岐命令制御方式は2分岐ヒストリーテー
ブルを用いて命令の先取り制御を行う情報処理装置にお
いて、命令の先取りアドレスによシ分岐ヒストリーテー
ブルを索引する索引手段と。
ブルを用いて命令の先取り制御を行う情報処理装置にお
いて、命令の先取りアドレスによシ分岐ヒストリーテー
ブルを索引する索引手段と。
計数分岐命令の命令語のアドレスに対応して計数分岐命
令が参照する汎用レジスタの内容を分岐ヒス) IJ−
テーブルに登録する登録手段と、索引された分岐ヒスト
リーテーブルに登録されている汎用レジスタの内容を読
出す読出し手段と、この読出された汎用レジスタの内容
が予め定められた値と等しいかどうかを検出する検出手
段と、この検出手段の出力に応答して計数分岐命令の分
岐成功及び不成功を判定する判定手段とを有することを
特徴とする。
令が参照する汎用レジスタの内容を分岐ヒス) IJ−
テーブルに登録する登録手段と、索引された分岐ヒスト
リーテーブルに登録されている汎用レジスタの内容を読
出す読出し手段と、この読出された汎用レジスタの内容
が予め定められた値と等しいかどうかを検出する検出手
段と、この検出手段の出力に応答して計数分岐命令の分
岐成功及び不成功を判定する判定手段とを有することを
特徴とする。
次に2本発明について図面を参照して説明する。
第1図は本発明の一実施例を示す図であり、1は命令カ
ウンタ、2は書込みレジスタ、3はアドレスレジスタ、
4は汎用レジスタ(OR)、5はデコーダー、6は分岐
ヒストリーテーブル(BT(T) 。
ウンタ、2は書込みレジスタ、3はアドレスレジスタ、
4は汎用レジスタ(OR)、5はデコーダー、6は分岐
ヒストリーテーブル(BT(T) 。
7は比較器、8は制御回路、9は分岐先アドレスレジス
タ、10はインバータ、11及び12はアンドヶ”−1
,13及び14は選択器である。
タ、10はインバータ、11及び12はアンドヶ”−1
,13及び14は選択器である。
まず、 nOT命令の実行によるBHT 6への登録に
ついて説明する。
ついて説明する。
第1図を参照して、 BOT命令の実行サイクルの最後
に、このRCT命令の命令アドレス及び分岐先アドレス
が演算ユニット15から書込みレジスタからアドレスレ
ジスタ3に設定される。次のサイクル、つまりBOT命
令の結果の格納サイクルにおいて、書込みレジスタ2が
信号線201を介して選択器14によって選択され、
BHT 6 ’にアドレスして、書込みレジスタ2の内
容がBI狸6に登録される。同時に信号線401t:介
して演算ユニット15から汎用レジスタ(GR)4に送
られてくる汎用レジスタ更新データは、アドレスレジス
タ3によりアドレスされるところに書込まれるとともに
、信号線401を介してBHT 6に登録され、登録動
作が終了する。従って、第2図に示すようにRHT 6
には命令アドレス、分岐先アドレス、及び汎用レジスタ
の内容が登録される。
に、このRCT命令の命令アドレス及び分岐先アドレス
が演算ユニット15から書込みレジスタからアドレスレ
ジスタ3に設定される。次のサイクル、つまりBOT命
令の結果の格納サイクルにおいて、書込みレジスタ2が
信号線201を介して選択器14によって選択され、
BHT 6 ’にアドレスして、書込みレジスタ2の内
容がBI狸6に登録される。同時に信号線401t:介
して演算ユニット15から汎用レジスタ(GR)4に送
られてくる汎用レジスタ更新データは、アドレスレジス
タ3によりアドレスされるところに書込まれるとともに
、信号線401を介してBHT 6に登録され、登録動
作が終了する。従って、第2図に示すようにRHT 6
には命令アドレス、分岐先アドレス、及び汎用レジスタ
の内容が登録される。
次に命令取出し時の動作について説明する。命令の先取
りが始まると、命令カウンタ1で示されるアドレスが信
号線101’に介して選択器13で選択され、記憶制御
部(図示せず)へ送出される。
りが始まると、命令カウンタ1で示されるアドレスが信
号線101’に介して選択器13で選択され、記憶制御
部(図示せず)へ送出される。
同時に命令カウンタ1の出力は選択器14により選択さ
れて、 DI−IT 6′f:索引し、命令カウンタ1
の出力から取出される命令語がBHT 6に登録されて
いるかどうかが比較器7によって検索される。比較器7
により上記の命令語がBIIT 6に登録されているこ
とが検出されると、その旨が制御回路8に報告される。
れて、 DI−IT 6′f:索引し、命令カウンタ1
の出力から取出される命令語がBHT 6に登録されて
いるかどうかが比較器7によって検索される。比較器7
により上記の命令語がBIIT 6に登録されているこ
とが検出されると、その旨が制御回路8に報告される。
これを受けて、制御回路8は信号線802を介してアン
ド+”−ト11及び12に対して分岐の判定タイミング
を供給する。同時に。
ド+”−ト11及び12に対して分岐の判定タイミング
を供給する。同時に。
Bll’r 6に登録されている汎用レジスタの内容が
信号線601を介して読出され、この内容が“1”であ
るかどうかがデコーダー5により検出される。
信号線601を介して読出され、この内容が“1”であ
るかどうかがデコーダー5により検出される。
デコーダー5の検出結果は信号線501′jk介してア
ンドヶ”−412及びインバータ10を介してアンドゲ
ート11に報告され、アンドグ9−ト11及びアンドゲ
ート12でそれぞれ分岐成功/不成功が判定される。そ
して、この判定結果は制御回路8に報告される。アンド
ゲート11で分岐成功が判定されると、制御回路8は信
号線801を介して分岐先アドレスレジスタ9にセット
信号を送出し。
ンドヶ”−412及びインバータ10を介してアンドゲ
ート11に報告され、アンドグ9−ト11及びアンドゲ
ート12でそれぞれ分岐成功/不成功が判定される。そ
して、この判定結果は制御回路8に報告される。アンド
ゲート11で分岐成功が判定されると、制御回路8は信
号線801を介して分岐先アドレスレジスタ9にセット
信号を送出し。
分岐先命令取出し処理が開始される。一方、アンドダー
ト12で分岐不成功が判定されると命令カウンタ1の出
力がBHT 6に登録されていなかった場合と同様にし
て、制御回路8は分岐先アドレスレジスタ9にセット信
号を送出せず、従って9分岐先命令取出しは実行されな
い。
ト12で分岐不成功が判定されると命令カウンタ1の出
力がBHT 6に登録されていなかった場合と同様にし
て、制御回路8は分岐先アドレスレジスタ9にセット信
号を送出せず、従って9分岐先命令取出しは実行されな
い。
以上説明したように本発明では2分岐ヒストリーテーブ
ル中にBOT命令が参照する汎用レジスタの写しを格納
し、命令取出し時に該汎用レジスタの内容がパ1”であ
るかどうかを検出することにより、 BOT命令の解読
サイクルまで待たずに分岐成功/不成功の判定が行なえ
るため、 BOT命令処理が高速化されるという効果が
ある。
ル中にBOT命令が参照する汎用レジスタの写しを格納
し、命令取出し時に該汎用レジスタの内容がパ1”であ
るかどうかを検出することにより、 BOT命令の解読
サイクルまで待たずに分岐成功/不成功の判定が行なえ
るため、 BOT命令処理が高速化されるという効果が
ある。
また1本発明では1分岐成功/不成功の判定を早めに行
っているから余分なメモリアクセスをなくすことができ
、情報処理装置の性能を向上させることができるという
効果がある。
っているから余分なメモリアクセスをなくすことができ
、情報処理装置の性能を向上させることができるという
効果がある。
第1図は本発明の一実施例を示す図、第2図は分岐ヒス
トリーテーブルの情報を示す図、第7図は分岐予測の判
定待ちを示す図である。 1・・・命令カウンタ、2・・・書込みレジスタ、3・
・・アドレスレジスタ、4・・・汎用レジスタ(OR)
。 5・・・デコーダー、6・・・分岐ヒストリーテーブル
(BTIT) 、 7・・・比較器、8・・・制御回路
、9・・・分岐先アドレスレジスタ、10・・・インバ
ーター、11゜12・・・アンドゲート、13.14・
・・選択器。 第1図 □□□−−] 一ダ 第3図 第2図 分岐ヒストリーテーフンレ
トリーテーブルの情報を示す図、第7図は分岐予測の判
定待ちを示す図である。 1・・・命令カウンタ、2・・・書込みレジスタ、3・
・・アドレスレジスタ、4・・・汎用レジスタ(OR)
。 5・・・デコーダー、6・・・分岐ヒストリーテーブル
(BTIT) 、 7・・・比較器、8・・・制御回路
、9・・・分岐先アドレスレジスタ、10・・・インバ
ーター、11゜12・・・アンドゲート、13.14・
・・選択器。 第1図 □□□−−] 一ダ 第3図 第2図 分岐ヒストリーテーフンレ
Claims (1)
- 1、分岐命令のアドレスと該分岐命令の分岐先アドレス
とを対にして記憶する分岐ヒストリーテーブルを備え、
命令の先取り制御を行なう情報処理装置において、命令
の先取りアドレスにより前記分岐ヒストリーテーブルを
索引する索引手段と、計数分岐命令の命令語のアドレス
に対応して該計数分岐命令が参照する汎用レジスタの内
容を前記分岐ヒストリーテーブルに登録する登録手段と
、索引された前記分岐ヒストリーテーブルに登録されて
いる前記汎用レジスタの内容を読出す読出し手段と、該
読出された汎用レジスタの内容が予め定められた値と等
しいかどうかを検出する検出手段と、該検出手段の出力
に応答して、前記計数分岐命令の分岐成功及び不成功を
判定する判定手段とを備えていることを特徴とする計数
分岐命令制御方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25379985A JPS62114034A (ja) | 1985-11-14 | 1985-11-14 | 計数分岐命令制御方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25379985A JPS62114034A (ja) | 1985-11-14 | 1985-11-14 | 計数分岐命令制御方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS62114034A true JPS62114034A (ja) | 1987-05-25 |
Family
ID=17256311
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP25379985A Pending JPS62114034A (ja) | 1985-11-14 | 1985-11-14 | 計数分岐命令制御方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS62114034A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5909573A (en) * | 1996-03-28 | 1999-06-01 | Intel Corporation | Method of branch prediction using loop counters |
-
1985
- 1985-11-14 JP JP25379985A patent/JPS62114034A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5909573A (en) * | 1996-03-28 | 1999-06-01 | Intel Corporation | Method of branch prediction using loop counters |
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