JPH10254698A - 情報処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 命令メモリ１から回路８をへて回路２により
順次読出される複数の命令の、命令の読込み、命令のデ
コード、アドレスデコード、演算等の処理がオーバラッ
プして並列に同時に実行されるパイプライン型の情報処
理装置においては、ロード命令の処理結果が、これに続
く演算命令の演算のオペランドとして使用される場合
は、ロード命令の実行が終了する迄、次の演算命令の演
算が実行できない、いわゆる実行ストールが生ずる。 【解決手段】 命令プリフェッチバッファ回路８に複数
の命令をプリフェッチして、その中からロード命令とこ
れに続く命令を検索して、各命令をデコードし、ロード
命令に続く演算命令が実行ストールが生ずると判定され
ると、このロード命令のアドレス計算を行ない、この演
算結果を汎用レジスタ６に転送することにより、ロード
命令を予め別ルートで実行して実行時間を短縮し、次の
命令の実行ストールを回避する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、１命令を複数の
ステージに分割してステージ毎に順次読出し、別々の機
能ブロックにより並列に処理を実行することにより、命
令毎に読出し処理する命令遂次処理型に比べ実行時間を
短縮する、いわゆるパイプライン処理型の情報処理装置
に関するものである。

【０００２】

【従来の技術】図３は従来のパイプライン処理型の情報
処理装置の概略構成を示すブロック線図で、図３におい
て、１は実行すべき命令が格納されている命令メモリ、
２はこの命令メモリ１から命令をステージ毎に順次読出
す命令フェッチ回路、３はこの命令フェッチ回路２によ
り読出された命令を順次デコードする命令デコード回
路、４はデコードされた命令がロード命令の場合、アク
セスすべきアドレスを計算しデコードするアドレスデコ
ード回路、５はデコードされた命令が演算命令の場合、
その命令の演算を実行する演算回路、６はこれらアドレ
スデコード回路４及び演算回路５の実行に必要なデータ
及びその実行結果データを格納する汎用レジスタ、７は
命令の実行結果を格納する汎用メモりである。

【０００３】図４は命令のデータ内容図で、図４におい
て、２１〜２４は分割されたロード命令の、２５〜２７
は分割された演算命令の各ステージで、２１，２５は命
令フェッチ回路２で実行される各命令を命令メモリ１か
ら読込むステージ、２２，２６は命令デコード回路３で
実行される命令をデコードするステージ、２３はアドレ
スデコード回路４で実行されるアクセスすべきアドレス
を計算しデコードするステージ、２４はデコードされた
汎用メモり１のアドレスにアクセスするステージ、２７
はデコードされた命令に従って演算回路４において演算
を実行するステージである。

【０００４】次に動作について説明する。まず、最初の
ステージで命令メモリ１からｎ番目のロード命令が命令
フェッチ回路２により読出されるとする。このステージ
が終了すると次のステージでｎ番目のロード命令のデコ
ードが命令デコード回路３で実行されると同時に、命令
フェッチ回路２によりｎ＋１番目の演算命令が読出され
る。このステージが終了すると次のステージでｎ番目の
ロード命令のアドレスデコードがアドレスデコード回路
４で実行されると同時に、命令デコード回路３によりｎ
＋１番目の演算命令のデコードが実行される。また、同
時にｎ＋２番目の命令のフェッチが実行される。次のス
テージでは、ｎ番目のロード命令のアドレスデコードに
より汎用レジスタ６に格納されたアドレスに従って汎用
メモり１にアクセスされると同時に、演算回路５により
ｎ＋１番目の演算命令の演算が実行され、ｎ＋２番目の
命令のデコードが実行される。このように複数の命令が
並列に順次実行される。

【０００５】演算回路５によるｎ＋１番目の演算命令の
演算は、使用されるオペランド（演算対象データ）を汎
用レジスタ６から読出して実行されるが、このオペラン
ドがすでに汎用レジスタ６に格納されていればｎ＋１番
目の演算命令のステージ２７はｎ番目のロード命令のス
テージ２４と同時に実行される。しかし、この演算にｎ
番目のロード命令の演算結果であるオペランド（アドレ
スデータ）が使用される場合は、この命令のステージ２
４でのメモリアクセスが終了しないとｎ＋１番目の演算
命令のステージ２７での演算は実行できない。そのた
め、実行中のｎ＋１番目の演算命令は、ｎ番目のロード
命令のステージ２４でのメモリアクセス２４が終了する
まで停止する必要がある。このように２命令の同時実行
ができず一方の命令の実行を停止することを以下実行ス
トールという。

【０００６】

【発明が解決しようとする課題】上記のように従来のパ
イプライン処理型の情報処理装置においては、ロード命
令に続いて演算命令が実行される場合、ロード命令の演
算結果であるオペランドが次の演算命令のオペランドと
して使用され、そのため実行ストールが生ずることが多
く、いわゆるパイプラインディレイが生じて命令の処理
速度が低下し、情報処理装置全体の処理能力が低下する
という問題点があった。また、このパイプラインディレ
イを回避するために、実行ストールが極力生じないよう
な命令順にプログラミングする必要があり、それだけソ
フトウエアも高価となるという問題点があった。

【０００７】この発明は上記のような問題点を解消する
ためになされたもので、実行ストールが生ずることがな
い、処理能力が高いパイプライン処理型の情報処理装置
を得ることを目的としている。

【０００８】

【課題を解決するための手段】この発明に係る情報処理
装置は、命令メモリから命令をステージ毎に順次読出す
命令フェッチ回路、この命令フェッチ回路により読出さ
れた命令を順次デコードする命令デコード回路、このデ
コードされた命令からアクセスすべきアドレスを計算し
デコードするアドレスデコード回路、上記デコードされ
た命令から命令された演算を実行する演算回路、及びこ
れらアドレスデコード回路及び演算回路の実行に必要な
データ及びその実行結果データを格納する汎用レジスタ
を備えたパイプライン処理型の情報処理装置において、
上記命令メモリから複数の命令をあらかじめ読み込む命
令プリフェッチバッファ回路と、この命令プリフェッチ
バッファ回路にプリフェッチされた命令からロード命令
を検索するロード命令検索回路と、このロード命令検索
回路により検索されたロード命令とこの命令の次に続く
命令をデコードする命令プリデコード回路と、これらデ
コードされた両命令に使用されるオペランドを比較し、
上記ロード命令の次に続く命令に実行ストールが生ずる
かどうかを判定するオペランド比較回路と、この回路に
より実行ストールが生ずると判定された時のロード命令
によりアクセスすべきアドレスを計算するロードアドレ
ス計算回路と、この回路による計算結果を一時格納する
一時格納レジスタと、この実行ストールと判定されたロ
ード命令のアドレスを保持するロード命令アドレス保持
回路と、この回路に保持された命令アドレスと上記命令
フェッチ回路への読出し順を示すプログラムカウント数
とを比較するアドレス比較回路と、この回路により上記
保持されたアドレスがこのアドレスの命令のプログラム
カウント数との一致が検出されると、上記一時格納レジ
スタの格納された計算結果を上記汎用レジスタに転送す
るパイプライン制御回路とを設けたものである。

【００１９】

【発明の実施の形態】

実施の形態１．図１はこの発明の一実施の形態の概略構
成を示すブロック線図、図２のその動作を説明するフロ
ーチャートである。図において、１は命令メモリ、２は
命令フェッチ回路、３は命令デコード回路、４はアドレ
スデコード回路、５は演算回路、６は汎用レジスタ、７
は汎用メモりで、以上は図３に示す従来例と同様のもの
である。

【００２０】８は、命令メモリ１から複数の命令を命令
フェッチ回路２に読出す前にあらかじめ読み込む命令プ
リフェッチバッファ回路、９は命令プリフェッチバッフ
ァ回路８から命令フェッチ回路２に命令を読出す毎にカ
ウントアップするプログラムカウンタ、１０は命令プリ
フェッチバッファ回路８にプリフェッチされた命令から
ロード命令を検索するロード命令検索回路、１１はロー
ド命令検索回路１０により検索されたロード命令とこの
命令の次に続く命令をデコードする命令プリデコード回
路、１２はこれらデコードされた両命令に使用されるオ
ペランドを比較し、ロード命令の次に続く命令に実行ス
トールが生ずるかどうかを判定するオペランド比較回
路、１３はオペランド比較回路１２により実行ストール
が生ずると判定された時のロード命令によりアクセスす
べきアドレスを計算するロードアドレス計算回路、１４
はロードアドレス計算回路１３による計算結果を一時格
納する一時格納レジスタ、１５はオペランド比較回路１
２により実行ストールと判定されたロード命令の命令プ
リフェッチバッファ回路８中の命令アドレスを保持する
ロード命令アドレス保持回路、１６はこのロード命令ア
ドレス保持回路１５に保持された命令アドレスとプログ
ラムカウンタ９のカウント数とを比較するアドレス比較
回路、１７はこのアドレス比較回路１６により比較デー
タの一致が検出されると、一時格納レジスタ１４に保持
されている計算結果を汎用レジスタ６に転送するパイプ
ライン制御回路である。

【００２１】次にその動作を図２のフローチャートによ
って説明する。まず、ロード命令検索回路１０におい
て、命令プリフェッチバッファ回路８に読込まれている
複数の命令中からロード命令が検索される（ステップＳ
１，Ｓ２）。ロード命令が検索されると命令プリデコー
ド回路１１においてこのロード命令とこの命令の次に続
く命令がデコードされ（ステップＳ３）、これらデコー
ドされた両命令に使用されるオペランドがオペランド比
較回路１２において比較され、ロード命令の次に続く命
令に実行ストールが生ずるかどうかが判定される。例え
ば両命令中のオペランドが一致するか（ステップＳ
４）、一致しているとしたら同時に実行されるステージ
にあるか等で実行ストロールが生ずるかどうかが判定さ
れる（ステップＳ５）。

【００２２】オペランド比較回路１２で実行ストロール
が生ずると判定されると、ロードアドレス計算回路１３
でロード命令によりアクセスすべきロードアドレスが計
算され（ステップＳ６）、その計算結果のロードアドレ
スが一時格納レジスタ１４に一時保持される（ステップ
Ｓ７）。これと同時にこのロード命令の命令プリフェッ
チバッファ回路８中の命令アドレスがロード命令アドレ
ス保持回路１５に保持される（ステップＳ８）。そし
て、この命令アドレスと命令プリフェッチバッファ回路
８から命令フェッチ回路２に命令が読出される毎にカウ
ントアップするプログラムカウンタ９のカウント値とが
アドレス比較回路１６により比較される（ステップＳ
９）。

【００２３】このロード命令が命令プリフェッチバッフ
ァ回路８から命令フェッチ回路２に読出され、命令デコ
ード回路３で命令デコードされ、アドレスデコード回路
４で図４のステージ２３のアドレスデコードが実行され
る時点で、プログラムカウンタ９のカウント値とロード
命令アドレス保持回路１５に保持されている命令アドレ
スとが一致し、一致するとパイプライン制御回路１７に
より、アドレスデコード回路４によるアドレスデコード
に代りに、予めアドレスデコードされ一時格納レジスタ
１４に一時保持されているロードアドレスが汎用レジス
タ６に転送され（ステップＳ９）、そのアドレスに従っ
て汎用メモり１にアクセスされる。

【００２４】即ち、命令フェッチ回路２に読出されたロ
ード命令のアドレスデコード回路４により実行される図
４のステージ２３，２４の処理が、予めロードアドレス
計算回路１３により計算されたアドレスの一時格納レジ
スタ１４から汎用レジスタ６への転送、汎用メモり１へ
のアクセス処理に置き換えられ、ロード命令の実行サイ
クルが短縮されることになる。従って次の演算命令の演
算ステージ２７が実行される時点ではそれに使用される
オペランドが汎用レジスタ６に格納されており、実行ス
トールが回避される。

【００３６】

【発明の効果】この発明は以上説明したように、命令メ
モリから複数の命令をあらかじめ読み込む命令プリフェ
ッチバッファ回路と、この命令プリフェッチバッファ回
路にプリフェッチされた命令からロード命令を検索する
ロード命令検索回路と、このロード命令検索回路により
検索されたロード命令とこの命令の次に続く命令をデコ
ードする命令プリデコード回路と、これらデコードされ
た両命令に使用されるオペランドを比較し、上記ロード
命令の次に続く命令に実行ストールが生ずるかどうかを
判定するオペランド比較回路と、この回路により実行ス
トールが生ずると判定された時のロード命令によりアク
セスすべきアドレスを計算するロードアドレス計算回路
と、この回路による計算結果を一時格納する一時格納レ
ジスタと、この実行ストールと判定されたロード命令の
アドレスを保持するロード命令アドレス保持回路と、こ
の回路に保持された命令アドレスと上記命令フェッチ回
路への読出し順を示すプログラムカウント数とを比較す
るアドレス比較回路と、この回路により上記保持された
アドレスがこのアドレスの命令のプログラムカウント数
との一致が検出されると、上記一時格納レジスタの格納
された計算結果を上記汎用レジスタに転送するパイプラ
イン制御回路とを設けたので、実行ストールが生ずるこ
とがなく、それによるパイプラインディレイが生じな
い、処理能力が高いパイプライン処理型の情報処理装置
が得られるという効果がある。

【図面の簡単な説明】

【図１】 この発明の実施の形態１の概略構成を示すブ
ロック線図。

【図２】 実施の形態１の動作を説明するフローチャー
ト。

【図３】 従来のパイプライン処理型の情報処理装置の
概略構成を示すブロック線図。

【図４】 パイプライン処理動作を説明する命令のデー
タ内容図。

【符号の説明】

１ 命令メモリ、２ 命令フェッチ回路、３ 命令デコ
ード回路、４ アドレスデコード回路、５ 演算回路、
６ 汎用レジスタ、７ 汎用メモり、８ 命令プリフェ
ッチバッファ回路、９ プログラムカウンタ、１０ ロ
ード命令検索回路、１１ 命令プリデコード回路、１２
オペランド比較回路、１３ ロードアドレス計算回
路、１４ 一時格納レジスタ、１５ ロード命令アドレ
ス保持回路、１６ アドレス比較回路、１７ パイプラ
イン制御回路。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 命令メモリから命令をステージ毎に順次
   読出す命令フェッチ回路、この命令フェッチ回路により
   読出された命令を順次デコードする命令デコード回路、
   このデコードされた命令からアクセスすべきアドレスを
   計算しデコードするアドレスデコード回路、上記デコー
   ドされた命令から命令された演算を実行する演算回路、
   及びこれらアドレスデコード回路及び演算回路の実行に
   必要なデータ及びその実行結果データを格納する汎用レ
   ジスタを備えたパイプライン処理型の情報処理装置にお
   いて、上記命令メモリから複数の命令をあらかじめ読み
   込む命令プリフェッチバッファ回路と、この命令プリフ
   ェッチバッファ回路にプリフェッチされた命令からロー
   ド命令を検索するロード命令検索回路と、このロード命
   令検索回路により検索されたロード命令とこの命令の次
   に続く命令をデコードする命令プリデコード回路と、こ
   れらデコードされた両命令に使用されるオペランドを比
   較し、上記ロード命令の次に続く命令に実行ストールが
   生ずるかどうかを判定するオペランド比較回路と、この
   回路により実行ストールが生ずると判定された時のロー
   ド命令によりアクセスすべきアドレスを計算するロード
   アドレス計算回路と、この回路による計算結果を一時格
   納する一時格納レジスタと、この実行ストールと判定さ
   れたロード命令のアドレスを保持するロード命令アドレ
   ス保持回路と、この回路に保持された命令アドレスと上
   記命令フェッチ回路への読出し順を示すプログラムカウ
   ント数とを比較するアドレス比較回路と、この回路によ
   り上記保持されたアドレスがこのアドレスの命令のプロ
   グラムカウント数との一致が検出されると、上記一時格
   納レジスタの格納された計算結果を上記汎用レジスタに
   転送するパイプライン制御回路とを設けたことを特徴と
   する情報処理装置。