JPS63157236A - 命令の先取り制御を行なう情報処理装置 - Google Patents
命令の先取り制御を行なう情報処理装置Info
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- JPS63157236A JPS63157236A JP30702286A JP30702286A JPS63157236A JP S63157236 A JPS63157236 A JP S63157236A JP 30702286 A JP30702286 A JP 30702286A JP 30702286 A JP30702286 A JP 30702286A JP S63157236 A JPS63157236 A JP S63157236A
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- 230000010365 information processing Effects 0.000 claims description 13
- 238000001514 detection method Methods 0.000 claims description 5
- 230000004044 response Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 230000006399 behavior Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
本発明は情報処理装置に関し、特に分岐命令のアドレス
と該分岐命令の分岐先アドレスとを対にして記憶する分
岐ビストリテーブルを備え、命令の先取り制御を行なう
情報処理装置に関する。
と該分岐命令の分岐先アドレスとを対にして記憶する分
岐ビストリテーブルを備え、命令の先取り制御を行なう
情報処理装置に関する。
従来、この種の情報処理装置は、各分岐命令の分岐履歴
に基づいて分岐先アドレスを保持しておき、命令先取り
のアドレスにより分岐ヒストリテーブルを索引し、該命
令先取りのアドレスが分岐ヒストリテーブルに登録され
ていることを検出すると、該命令先取りのアドレスには
分岐命令が存在していると判断し、該分岐命令に対応す
る分岐先アドレスを前記分岐ヒストリテーブルから取出
し、該分岐先アドレスにより分岐先命令取出しを行なう
という分岐を測を行なっていたく例えば特開昭５９−９
１５５０）。
に基づいて分岐先アドレスを保持しておき、命令先取り
のアドレスにより分岐ヒストリテーブルを索引し、該命
令先取りのアドレスが分岐ヒストリテーブルに登録され
ていることを検出すると、該命令先取りのアドレスには
分岐命令が存在していると判断し、該分岐命令に対応す
る分岐先アドレスを前記分岐ヒストリテーブルから取出
し、該分岐先アドレスにより分岐先命令取出しを行なう
という分岐を測を行なっていたく例えば特開昭５９−９
１５５０）。
Ｆ述した従来の情報処理装置は、各分岐命令の分岐ＥＩ
歴に基づいて分岐先アドレスを保持することにより分岐
ｐ測を行なっているため、ストア命令により分岐命令語
（アドレスフィールド、命令コード、アドレス修飾指定
部等）が書替えられてしまった場合、この結果として、
再度、ストア動作の対象となるアドレスにある命令語を
実行した場合、前回の分岐動作とは異なる動作を実行し
てしまう。したがって、分岐ヒストリテーブルにより分
岐を測した分岐動作と実際の動作とが違っていることが
ある。このような無効な分岐先取出し動作は、無駄なメ
モリアクセスを出し、本来実施すべきメモリアクセスを
阻害するのみでなく、分岐を測して実施した分岐先への
先行制御をキャンセルして、再度、新たに正しい分岐先
命令取出しを行なわなければならず、このために情報処
理装置の性能を著しく低下させてしまうという問題点が
あった。
歴に基づいて分岐先アドレスを保持することにより分岐
ｐ測を行なっているため、ストア命令により分岐命令語
（アドレスフィールド、命令コード、アドレス修飾指定
部等）が書替えられてしまった場合、この結果として、
再度、ストア動作の対象となるアドレスにある命令語を
実行した場合、前回の分岐動作とは異なる動作を実行し
てしまう。したがって、分岐ヒストリテーブルにより分
岐を測した分岐動作と実際の動作とが違っていることが
ある。このような無効な分岐先取出し動作は、無駄なメ
モリアクセスを出し、本来実施すべきメモリアクセスを
阻害するのみでなく、分岐を測して実施した分岐先への
先行制御をキャンセルして、再度、新たに正しい分岐先
命令取出しを行なわなければならず、このために情報処
理装置の性能を著しく低下させてしまうという問題点が
あった。
本発明の情報処理装置は、分岐ヒストリテーブルの分岐
命令のアドレスを記憶する記憶手段と、前記記憶手段に
より記憶されている分岐命令のアドレスをストア命令の
ストア先アドレスにより索引する索引手段と、前記記憶
手段により記憶されている分岐命令のアドレスとストア
命令のストア先アドレスが等しいことを検出する検出手
段と、前記検出手段の出力に応答して、航記分岐ヒスト
リテーブルの内容を無効にする無効化手段を有している
。
命令のアドレスを記憶する記憶手段と、前記記憶手段に
より記憶されている分岐命令のアドレスをストア命令の
ストア先アドレスにより索引する索引手段と、前記記憶
手段により記憶されている分岐命令のアドレスとストア
命令のストア先アドレスが等しいことを検出する検出手
段と、前記検出手段の出力に応答して、航記分岐ヒスト
リテーブルの内容を無効にする無効化手段を有している
。
（作用）
したがって、無駄な分岐先命令取出しを行なったり、無
駄なメモリアクセスで本来実施すべきメモリアクセスを
阻害することによって生じる情報処理装置の性能低下を
防ぐことができる。
駄なメモリアクセスで本来実施すべきメモリアクセスを
阻害することによって生じる情報処理装置の性能低下を
防ぐことができる。
（実施例〕
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の情報処理装置の一実施例の要部を示す
プロ゛ツク図である。本実施例は、演算ユニット１、セ
レクタ２，６，７，８，９．＋９、命令カウンタ３、書
込みレジスタ４、アドレスレジスタ５．１８、分岐ヒス
トリテーブルｌＯ１分岐アドレスアレイ１１、比較器１
２．１３、アンドゲート１４゜１５、制御部１６、分岐
先アドレスレジスタ１７を有している。
プロ゛ツク図である。本実施例は、演算ユニット１、セ
レクタ２，６，７，８，９．＋９、命令カウンタ３、書
込みレジスタ４、アドレスレジスタ５．１８、分岐ヒス
トリテーブルｌＯ１分岐アドレスアレイ１１、比較器１
２．１３、アンドゲート１４゜１５、制御部１６、分岐
先アドレスレジスタ１７を有している。
第２図は分岐ヒストリテーブルＩＯの情報を示す図であ
る。分岐ヒストリテーブルＩＯには分岐命令アドレス、
分岐先アドレスおよび有効ビットフラグを一組としてを
録される。
る。分岐ヒストリテーブルＩＯには分岐命令アドレス、
分岐先アドレスおよび有効ビットフラグを一組としてを
録される。
第３図は分岐アドレスアレイ１１の情報を示す図である
。分岐アドレスアレイ■には分岐命令アドレスと有効ビ
ットフラグが登録される。
。分岐アドレスアレイ■には分岐命令アドレスと有効ビ
ットフラグが登録される。
次に、本実施例の動作を説明する。
（＋）まず１分岐命令の実行による分岐ヒストリテーブ
ルｌＯへの登録について説明する。
ルｌＯへの登録について説明する。
分岐命令の実行サイクルの最後に、該分岐命令の命令ア
ドレスおよび分岐先アドレスが演算ユニット１から書込
みレジスタ４に設定される。次のサイクル、つまり該分
岐命令の結果の格納サイクルにおいて、書込みレジスタ
４に書かれている分岐命令のアドレスが信号線４０１を
介してセレクタ６で選択され、分岐ヒストリテーブルＩ
Ｏをアドレスすることにより書込みレジスタ４の内容が
セレクタ７で選択されて分岐ヒストリテーブル１ｏに登
録されると共に、前３己登録方法により分岐ヒストリテ
ーブル１０のアドレスされた位置に対応する有効ビット
フラグをセットして登録動作を終了する。以後、該有効
ビットフラグは、上記を録方法により分岐ヒストリテー
ブルｌＯにを録された内容がリセットされるまで保持さ
れている。さらに、分岐ヒストリテーブルｌＯへの書込
み動作と同時に書込みレジスタ４の命令アドレスは、信
号線４０１を介してセレクタ８で選択されて、分岐アド
レスアレイ１１をアドレスし、書込みレジスタ４の内容
がセレクタ９で選択されて分岐アドレスアレイ１１に登
録されると共に、分岐ヒストリテーブル１０と同様に、
分岐アドレスアレイＩＩにｆｊ！された内容か有効であ
ることを示す有効ビットフラグをセットして分岐アドレ
スアレイ１１の登録動作は終ｒする。すなわち、第３図
に示すように分岐アドレスアレイＩＩの内容は分岐ヒス
トッテ−プル１０に登録されている内容から分岐先アド
レスを除けば常に同一の内容か登録されている。
ドレスおよび分岐先アドレスが演算ユニット１から書込
みレジスタ４に設定される。次のサイクル、つまり該分
岐命令の結果の格納サイクルにおいて、書込みレジスタ
４に書かれている分岐命令のアドレスが信号線４０１を
介してセレクタ６で選択され、分岐ヒストリテーブルＩ
Ｏをアドレスすることにより書込みレジスタ４の内容が
セレクタ７で選択されて分岐ヒストリテーブル１ｏに登
録されると共に、前３己登録方法により分岐ヒストリテ
ーブル１０のアドレスされた位置に対応する有効ビット
フラグをセットして登録動作を終了する。以後、該有効
ビットフラグは、上記を録方法により分岐ヒストリテー
ブルｌＯにを録された内容がリセットされるまで保持さ
れている。さらに、分岐ヒストリテーブルｌＯへの書込
み動作と同時に書込みレジスタ４の命令アドレスは、信
号線４０１を介してセレクタ８で選択されて、分岐アド
レスアレイ１１をアドレスし、書込みレジスタ４の内容
がセレクタ９で選択されて分岐アドレスアレイ１１に登
録されると共に、分岐ヒストリテーブル１０と同様に、
分岐アドレスアレイＩＩにｆｊ！された内容か有効であ
ることを示す有効ビットフラグをセットして分岐アドレ
スアレイ１１の登録動作は終ｒする。すなわち、第３図
に示すように分岐アドレスアレイＩＩの内容は分岐ヒス
トッテ−プル１０に登録されている内容から分岐先アド
レスを除けば常に同一の内容か登録されている。
（２）次に、分岐アドレスアレイＩＩの動作について説
明する。
明する。
ストア命令の実行サイクルの最後に、該ストア命令のス
トア先アドレスが演算ユニット１からアドレスレジスタ
５に設定される。次のサイクルにおいて、アドレスレジ
スタ５は信号ｆｉ５０１を介してセレクタ８で選択され
、分岐アドレスアレイ１１を索引してアドレスレジスタ
５のストア先アドレスが分岐アドレスアレイ１１に登録
されていることを比較器１３で検出し、さらにアンドゲ
ート１５により分岐アドレスアレイ１１の有効ビットフ
ラグの内容を用いて比較器１３の検出結果が有効である
ことを調べ、その結果を制御部１６へ報告する。同時に
アドレスレジスタ５のストア先アドレスはアドレスレジ
スタ１８へ設定される。制御部１６は、アドレスレジス
タ５の内容が分岐アドレスアレイＩＩに登録されている
ことをアンドゲート１５により報告されると、アドレス
レジスタ１８の内容が信号線＋８０１を介しセレクタ６
で選択され、分岐ヒストリテーブル１０をアドレスして
アドレスレジスタ１８のストア先アドレスに対応する分
岐ヒストリテーブルｌＯのイｆ効ビットフラグをリセッ
トすると共に、アドレスレジスタ１８はセレクタ８で選
択され、分岐アドレスアレイ１１をアドレスし、分岐ヒ
ストリテーブル！０の場合と同様にアドレスレジスタ１
８のストア先アドレスがｆｌ！録されている有効ビット
フラグをリセットして分岐アドレスアレイ１１の動作は
終ｒする。
トア先アドレスが演算ユニット１からアドレスレジスタ
５に設定される。次のサイクルにおいて、アドレスレジ
スタ５は信号ｆｉ５０１を介してセレクタ８で選択され
、分岐アドレスアレイ１１を索引してアドレスレジスタ
５のストア先アドレスが分岐アドレスアレイ１１に登録
されていることを比較器１３で検出し、さらにアンドゲ
ート１５により分岐アドレスアレイ１１の有効ビットフ
ラグの内容を用いて比較器１３の検出結果が有効である
ことを調べ、その結果を制御部１６へ報告する。同時に
アドレスレジスタ５のストア先アドレスはアドレスレジ
スタ１８へ設定される。制御部１６は、アドレスレジス
タ５の内容が分岐アドレスアレイＩＩに登録されている
ことをアンドゲート１５により報告されると、アドレス
レジスタ１８の内容が信号線＋８０１を介しセレクタ６
で選択され、分岐ヒストリテーブル１０をアドレスして
アドレスレジスタ１８のストア先アドレスに対応する分
岐ヒストリテーブルｌＯのイｆ効ビットフラグをリセッ
トすると共に、アドレスレジスタ１８はセレクタ８で選
択され、分岐アドレスアレイ１１をアドレスし、分岐ヒ
ストリテーブル！０の場合と同様にアドレスレジスタ１
８のストア先アドレスがｆｌ！録されている有効ビット
フラグをリセットして分岐アドレスアレイ１１の動作は
終ｒする。
（３）最後に、命令取出し時の動作について説明する。
命令の先取りが始まると命令カウンタ３で示されるアド
レスが信号線３０１を介してセレクタ１９で選択され記
憶制御部（図示せず）へ送出される。
レスが信号線３０１を介してセレクタ１９で選択され記
憶制御部（図示せず）へ送出される。
同時に命令カウンタ３め出力はセレクタ６で選択され分
岐ヒストリテーブルＩＯを索引して命令カウンタ３の命
令語のアドレスが分岐ヒストリテーブルｌＯに登録され
ていることを比較器＋２で検出し、さらに比較ｒｌ？１
２の結果が有効であることを分岐ヒストリテーブルｌＯ
に登録されている有効ビットフラグの情報によりアンド
ゲート１４により調べられ、アンドゲート】４の結果は
制御部１６へ報告される。制御部１６は、アンドゲート
１４からの情報に′ より命令カウンタ３の出力が分
岐ヒストリテーブルｌＯに登録されていることを認識す
ると、分岐ヒストリテーブル１０から読出された命令カ
ウンタ３の出力に対応する分岐先アドレスを分岐先アド
レスレジスタ１７に設定する。分岐先アドレスレジスタ
１７の内容は、セレクタ１９で選択され記憶制御部（図
示せず）へ命令の先取りアトＬ／スとして送出される。
岐ヒストリテーブルＩＯを索引して命令カウンタ３の命
令語のアドレスが分岐ヒストリテーブルｌＯに登録され
ていることを比較器＋２で検出し、さらに比較ｒｌ？１
２の結果が有効であることを分岐ヒストリテーブルｌＯ
に登録されている有効ビットフラグの情報によりアンド
ゲート１４により調べられ、アンドゲート】４の結果は
制御部１６へ報告される。制御部１６は、アンドゲート
１４からの情報に′ より命令カウンタ３の出力が分
岐ヒストリテーブルｌＯに登録されていることを認識す
ると、分岐ヒストリテーブル１０から読出された命令カ
ウンタ３の出力に対応する分岐先アドレスを分岐先アド
レスレジスタ１７に設定する。分岐先アドレスレジスタ
１７の内容は、セレクタ１９で選択され記憶制御部（図
示せず）へ命令の先取りアトＬ／スとして送出される。
（発明の効果）
以り説明したように本発明は、ストア命令のストア先ア
ドレスを用いて分岐アルレスアレイを索引し、該ストア
先アドレスが分岐ヒストリテーブルに登録されているこ
とを検出した場合、該分岐ヒストリテーブルの該ストア
先アドレスが示す内容を無効化することにより、無駄な
分岐先命令取出しを行なったり、無駄なメモリアクセス
で本来実施すべきメモリアクセスを阻害することによっ
て生じる情報処理装置の性能低丁を防ぐ効果かある。
ドレスを用いて分岐アルレスアレイを索引し、該ストア
先アドレスが分岐ヒストリテーブルに登録されているこ
とを検出した場合、該分岐ヒストリテーブルの該ストア
先アドレスが示す内容を無効化することにより、無駄な
分岐先命令取出しを行なったり、無駄なメモリアクセス
で本来実施すべきメモリアクセスを阻害することによっ
て生じる情報処理装置の性能低丁を防ぐ効果かある。
第１図は１本発明の情報処理装置の一実施例の要部を示
すブロック図、第２図は分岐ヒストリテーブル１０の情
報を示す図、第３図は分岐アドレスアレイ１１の情報を
示す図である。 １・・・演算部、 ２．６，７．８．９．１９・・・セレクタ。 ３・・・命令カウンタ、 ４・・・書込みレジスタ、 ５．１８・・・アドレスレジスタ、 １０・・・分岐ヒストリテーブル、 ＋＋・・・分岐アドレスアレイ、 １２、１３・・・比較器、 １４、１５−・・アンドゲート、 １６・・・制御部、 １７・・・分岐先アドレスレジスタ。 第２図 第３図
すブロック図、第２図は分岐ヒストリテーブル１０の情
報を示す図、第３図は分岐アドレスアレイ１１の情報を
示す図である。 １・・・演算部、 ２．６，７．８．９．１９・・・セレクタ。 ３・・・命令カウンタ、 ４・・・書込みレジスタ、 ５．１８・・・アドレスレジスタ、 １０・・・分岐ヒストリテーブル、 ＋＋・・・分岐アドレスアレイ、 １２、１３・・・比較器、 １４、１５−・・アンドゲート、 １６・・・制御部、 １７・・・分岐先アドレスレジスタ。 第２図 第３図
Claims (1)
- 【特許請求の範囲】 分岐命令のアドレスと該分岐命令の分岐先アドレスとを
対にして記憶する分岐ヒストリテーブルを備え、命令の
先取り制御を行なう情報処理装置において、 前記分岐ヒストリテーブルの分岐命令のアドレスを記憶
する記憶手段と、前記記憶手段により記憶されている分
岐命令のアドレスをストア命令のストア先アドレスによ
り索引する索引手段と、前記記憶手段により記憶されて
いる分岐命令のアドレスとストア命令のストア先アドレ
スが等しいことを検出する検出手段と、前記検出手段の
出力に応答して、前記分岐ヒストリテーブルの内容を無
効にする無効化手段とを備えることを特徴とする命令の
先取り制御を行なう情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30702286A JPS63157236A (ja) | 1986-12-22 | 1986-12-22 | 命令の先取り制御を行なう情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30702286A JPS63157236A (ja) | 1986-12-22 | 1986-12-22 | 命令の先取り制御を行なう情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63157236A true JPS63157236A (ja) | 1988-06-30 |
Family
ID=17964082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30702286A Pending JPS63157236A (ja) | 1986-12-22 | 1986-12-22 | 命令の先取り制御を行なう情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63157236A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0348335A (ja) * | 1989-07-14 | 1991-03-01 | Nec Corp | 障害処理方式 |
-
1986
- 1986-12-22 JP JP30702286A patent/JPS63157236A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0348335A (ja) * | 1989-07-14 | 1991-03-01 | Nec Corp | 障害処理方式 |
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