JPS62232035A - 命令先取り制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は情報処理装置の命令先取り制御方式に関し、特
に分岐命令の先取り制御に関する。

〔従来の技術〕

従来、分岐命令の高速化手法として分岐命令のアドレス
と分岐先アドレスとを対にして記憶する分岐ヒストリテ
ーブル（Ｂｒａｎｃｈ　Ｈｉｓｔｏｒｙ　Ｔａｂｌｅ：
以下、Ｂ　ｆ（Ｔと略記する）を採用することが知られ
ている（例えば、特開昭５９−１７７６５３号公報等参
照）。

ところで、ＢＨＴををし命令の先取りを行う情報処理装
置では、ソフトウェアプログラムにおいて分岐先アドレ
スを変更するために分岐命令のアドレスフィールドをス
トア命令により書き換えることがあり、このような場合
にはＢＨＴに登録された分岐先アドレスが正しい分岐先
アドレスとは異なってくる。

〔発明が解決しようとする問題点〕　　　゛上述した従
来の命令先取り制御方式では、ストア命令により分岐命
令のアドレスフィールドを書き換えた場合にＢＩＴに登
録された分岐先アドレスが正しい分岐先アドレスとは異
なってくるので、誤ったアドレスから命令取出しが行わ
れて情報処理装置の性能低下を起こすという欠点がある
。

本発明の目的は、上述の点に迄み、分岐命令のアドレス
フィールドがストア命令により書き換えられた場合でも
誤ったアドレスからの命令取出しを抑止できるようにし
た命令先取り制御方式を提供することにある。

〔問題点を解決するための手段〕

本発明の命令先取り制御方式は、分岐命令のアドレスと
この分岐命令の分岐先アドレスとを対にして記憶する分
岐ヒストリテーブルを有し命令の先取りを行う情報処理
装置の命令先取り制御方式において、命令の先取リアド
レスにより前記分岐ヒストリテーブルを索引する第１の
索引手段と、ストア命令のストアアドレスを登録するス
トアアドレス登録手段と、このストアアドレス登録手段
に登録されたストアアドレスにより前記分岐ヒストリテ
ーブルを索引する第２の索引手段と、前記ストアアドレ
スに対応する分岐先アドレスが前記分岐ヒストリテーブ
ルに登録されているときに前記分岐ヒストリテーブルを
無効化する分岐ヒストリテーブル無効化手段とを存する
。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例を示すブロック構成図である
。本実施例の命令先取り制御方式は、命令カウンタｌと
、書込みレジスタ２と、ストアアドレスレジスタ３と、
アドレスセレクタ４と、ＢＩＴ５と、比較器６と、分岐
先アドレスレジスフ７と、制御回路８と、セレクタ９と
から構成されている。

命令カウンタ１の出力は、アドレスセレクタ４の第１入
力およびセレクタ９の一方の入力に接続されている。書
込みレジスタ２の出力は、アドレスセレクタ４の第３人
力およびＢＩＴ５の命令アドレスフィールドに接続され
ている。ストアアドレスレジスタ３の出力は、アドレス
セレクタ４の第２人力に接続されている。アドレスセレ
クタ４ノ出カバ、ＢＩＴ５の命令アドレスフィールドお
よび比較器６の一方の入力に接続されている。ＢＩＴ５
の命令アドレスフィールドは比較器６の他方の入力に接
続され、比較器６の出力は制御回路８に接続されている
。ＢＩＴ５のテーブル有効ピントフィールドは、制御回
路８によって読取りおよび書込みが行えるようになって
いる。ＢＩＴ５の分岐先アドレスフィールドは、分岐先
アドレスレジスタ７に接続されており、制御回路８はＢ
ＩＴ５の分岐先アドレスフィールドから分岐先アドレス
レジスタ７への分岐先アドレスの読出しを制御する０分
岐先アドレスレジスタ７の出力は、セレクタ９の他方の
入力に接続されている。セレクタ９の出力は、記憶制御
部（図示せず）に接続されているとともに、＋１加算器
１０およびセレクタ１１を介して命令カウンタ１の入力
に接続されている。

第２１図を参照すると、ＢＩＴ５は命令アドレスＩＡ、
分岐先アドレスＴＡおよびテーブル有効ビットＶからな
る。

次に、このように構成された本実施例の命令先取り制御
方式の動作について説明する。

命令取出しが始まると、命令カウンタｌのアドレスが信
号線１０１を介しセレクタ９により選択されて記憶制御
部に送出される。これと同時に、命令カウンタ１のアド
レスはアドレスセレクタ４により選択されてＢＩＴ５に
入力され、このアドレスに基づいてＢＩＴ５が索引され
る。

比較器６により命令カウンタ１からのアドレスとＢＩＴ
５からの命令アドレス！Ａとの一致が検出され、さらに
ＢＩＴ５のテーブル有効ビット■が１の場合には、制御
回路８の指示により命令アドレスＩＡに対応する分岐先
アドレスＴＡの内容がＢＩＴ５から分岐先アドレスレジ
スタ７にセントされる０分岐先アドレスレジスタ７の出
力は、信号線２０１を介しセレクタ９で選択されて記憶
制御部に送出され、分岐先命令の取出しが行われる。

ストア命令の実行によりストアアドレスがストアドレス
セレクタ３にセントされると、ストアアドレスレジスタ
３の出力は信号線３０１を介しアドレスセレクタ４によ
り選択されてＢＨＴ５を索引する。ここでＢＨＴ５に登
録されている命令アドレスＩＡとストアアドレスレジス
タ３からのストアアドレスとの一致が比較器６により検
出されると、制御回路８によりストアアドレスに対応す
るＢＨＴ５のテーブル存効ビット■が０にリセットされ
る。これにより、ＢＨＴ５のストアアドレスと一致する
命令アドレスＩＡのエントリは無効化される。

〔発明の効果〕

以上説明したように本発明は、ストアアドレスによりＢ
ＨＴを索引しこのストアアドレスに対応するエントリが
見つかった場合にこのエントリのテーブル存効ビットを
リセットして無効化することにより、誤ったアドレスか
らの命令取出しを抑止し、情報処理装置の性能低下を防
止できる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック構成図、 第２図は分岐ヒストリテーブルの構成を示す図である。 図において、 １・・・命令カウンタ、 ２・・・書込みレジスタ、 ３・・・ストアアドレスレジスタ、 ４・・・アドレスセレクタ、 ５・・・分岐ヒストリテーブル（ＢＡＩＴ）、６・・・
比較器、 ７・・・分岐先アドレスレジスタ、 ８・・・制御回路、 ９・・・セレクタである。

Claims (1)

1. 【特許請求の範囲】 分岐命令のアドレスとこの分岐命令の分岐先アドレスと
   を対にして記憶する分岐ヒストリテーブルを有し命令の
   先取りを行う情報処理装置の命令先取り制御方式におい
   て、 命令の先取リアドレスにより前記分岐ヒストリテーブル
   を索引する第１の索引手段と、 ストア命令のストアアドレスを登録するストアアドレス
   登録手段と、 このストアアドレス登録手段に登録されたストアアドレ
   スにより前記分岐ヒストリテーブルを索引する第２の索
   引手段と、 前記ストアアドレスに対応する分岐先アドレスが前記分
   岐ヒストリテーブルに登録されているときに前記分岐ヒ
   ストリテーブルを無効化する分岐ヒストリテーブル無効
   化手段と、 を有することを特徴とする命令先取り制御方式。