JPS62143149A - 計算機システムのメモリ管理ユニット - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、マイクロプロセッサを用いた仮想メモリ管理
方式を採用する情報処理システムのメモリ管理ユニット
に係り、特にアドレス計算と演算実行をパイプライン処
理する演算処理装置において、ページフォルトによる命
令の中断を再開する処理に好適なメモリ管理ユニットに
関する６【発明の背景〕 最近の情報処理装置では、仮想メモリ管理方式が一般化
しつつある。これは、演算処理装置に割当てられた広大
な論理アドレス空間をページ単位に分割し、ハードディ
スク等の大容量の外部メモリに保持し、実行に必要なペ
ージのみを、オンデマンドに主メモリ上にロードして、
処理する方式である。これにより、仮想的に大容量の主
メモリを実現できる。論理アドレスから主メモリ上の物
理アドレスへの変換は、メモリ管理ユニットにより実行
されるが、論理アドレスに対応する情報が主メモリ上に
ロードされていない場合には、メモリ管理ユニットは、
ページフォルトエラーとしてこれを検出し、演算処理装
置に報告する。演算処理装置は、ページフォルトエラー
報告を受けると、現在実行中の命令を中断し、システム
モードに移行して、オペレーションシステムの例外処理
ルーチンを起動することにより、必要なページを外部メ
モリから主メモリ上ヘロードする。ページのローディン
グが終了すれば、中断していた命令を再開するが、この
命令再開の方式としては、次の２つがある。

（イ）再実行方式 （ロ）継続実行方式 再実行方式とは、中断していた命令をデコードの段階か
ら改ためて再実行する方式であり、継続実行方式とは、
命令が中断した時の状統を再現し、中断した時点から継
続して再開する方式である。

アドレシングモードとして、ブリデクリメント。

ポストインクリメント等のモードを有するシステムでは
、オペランドフェッチ時にページフォルトが発生した時
点で、既にアドレスレジスタ等の内部状態が更新されて
いる場合がある。これらの内部状態を命令実行航の状態
に修復して、再実行するには、かなり複雑な制御を必要
とする。従って、退避情報が膨大になるという欠点はあ
るが、制御の簡単化のため継続実行方式を採用している
計算機が多い。

一方、演算処理の高速化のため、パイプライン方式が常
套手段となっているが、以下多段パイプライン計算機で
継続実行方式を採用する場合を考察する０例として、第
１０図に示す様な、命令フェッチステージ１と、デコー
ド及び計算を行なうデコードアンドアドレス計算ステー
ジ２と、演算実行ステート３から成る３段のパイプライ
ン構成を考える。実効アドレスを唯一っしか持たない命
令セットから成るアーキテクチャでは、アドレス計算を
１回しか必要としないので、図示する様に。

各ステージ１，２．３で実行される命令Ｃ１゜Ｃ２，Ｃ
３は、それぞれ独立となる。従って、演算実行ステージ
３．でページフォルトが検出された場合、命令Ｃ３の情
報、すなわち演算実行ステージ３の内部状態だけを退避
しておけば、ページ転送後に、中断していた命令Ｃ３を
継続実行することができる。この時、命令Ｃ１，Ｃ２に
関しては。

再度、テキストを保持しているメモリからフェッチする
。

これに対して、最近の計算機で一般に採用されている２
つの実行アドレスを持つ命令セットアーキテクチャでは
、例えば、 ＭＯＶＥ　　ＥＡＩ　ＥＡ２ の様な、実効アドレスＥ　Ａ　１の示す情報を実効アド
レスＥＡ２が示す番地に格納するという命令が存在する
。

この命令を、市記のパイプライン構成で効率良く実行す
るには、まずデコードアンドアドレス計算ステージ２で
、ＦＡＩの実効アドレスを算出し、演算実行ステージ３
に引渡す。演算実行ステージ３は、実効アドレスＦＡＩ
に従って、オペランドのフェッチを開始するが、これと
並行して、デコードアンドアドレス計算ステージ２は、
第２の実効アドレスＥＡ２の算出を行なう。従って、第
１１図に示すように、前記ＭＯＶＥ命令８は、デコード
アンドアドレス計算ステージ２及ば演算実行ステージ３
の両方のステージにまたがった形で実行される。この時
、演算実行ステージ２でページフォルトが発生すると、
前記ＭＯＶＥ命令を連続実行するためには、デコードア
ンドアドレス計算ステージ２の内部状態と、演算実行ス
テージ３の内部状態を退避する必要がある。

一方、仮想メモリ管理方式を取る計算機では、むだな例
外処理を避けるため、命令のブリフェッチ時に発生した
エラー、例えばページフォルト。

アクセス　プロテクト、ハードウェア故障等（以下、バ
スエラーと称す）に対しては、即座に対応せず、何らか
の報告手段をバスエラーを起した命令に付加することに
より、命令デコード時にエラー検出して、例外処理を行
なう方式が一般的である。このことを考慮して、前述の
パイプライン構成を考えた場合、１つの命令が演算実行
ステージ３とデコードアンドアドレス計算ステージ２に
またがっている時に、２つのバスエラーが同時に発生す
る場合がある。例としては、演算実行ステージ３では、
オペランドフェッチ中にページフォルトエラーが発生し
、デコードアンドアドレス計算ステージ３では、アドレ
ス計算に必要なディスプレースメント等の情報を命令フ
ェッチステージ１から受は取った時に、付属しているエ
ラー報告手段より、バスエラーを検出した場合である。

これに対する処理としては、まず、デコードアン１〜ア
ドレス３．ｆ算ステージ２の内部情報（これはバスエラ
ーの原因を示す詳細情報も含む）と、演算実行ステージ
３の内部情報を退避し、演算実行ステージ３でのページ
フォルトに対する処理を行った後、退避情報を回復し、
デコードアンドアドレス計算ステージ２でバスエラーが
発生している状態を再現して、命令を継続実行する。次
に、演算実行ステージ３は、デコードアンドアドレス計
算ステージ２からバスエラー報告を受け、デコードアン
ドアドレス計算ステージ２と演算実行ステージ３の内部
状フルを退避し、オペレーションシステムのバスエラー
ハンドラにより、エラー詳細情報から原因を検索し、対
応した処理を行なう。

以上に説明した様に、命令がデコードアンドアドレス計
算ステージ２と演算実行ステージ３とにまたがっている
ときに１両ステージ２，３でエラー検出した場合、デコ
ードアンドアドレス計算ステージで検出されたエラーの
詳細情報を退避回復する必要がある。

小規模な集積回路、あるいはゲートアレイ等により構成
された情報処理システムにおいては、バスエラー詳細情
報をすべて、演算処理装置に取り込むことにより、命令
ブリフェッチ中にバスエラーが発生すれば、その詳細情
報を命令に付加する方法を採用している。この方法によ
れば、エラーを起した命令には、常にエラー原因を示す
詳細情報が付加されているため、前述した、デコートア
ンドアドレス計算ステージ２で検出さ九たエラーに関す
る詳細情報の退避回復が容易に実現できる。

これに対し、最近の傾向としては、プロセス技術、リソ
グラフ技術の高度化に伴なう素子の高集積化により、信
号遅延の原因となっていた素子の負荷容量、あるいはチ
ップ間の信号伝搬遅延等の物理的な制約を削減する方向
にある。これにより、１チツプ上に実現される論理規模
は増大しつつあるが、その副作用として、ピンネックの
問題が大きな制約となっている。特に、Ｖ　Ｌ　Ｓ　Ｉ
技術に基づくマイクロプロセッサの分野では、ピンネッ
クは重要な課題であり、様々な対策を講じてピン使用効
率の向上が図られている。このようなシステムでは、バ
スエラーが発生した場合、メモリ管理装置が、その詳細
情報をフリーズし、演算処理装置には、エラーが発生し
た事実のみが報告される。

バスエラー報告を受けた演算処理装置は、それがオペラ
ンドフェッチ中のバスエラーであれば、即座に例外処理
を実行するが、命令フェッチであれば、命令自体に付加
されているエラーフラグをセットすることにより、命令
実行時のエラー処理を実現している。例外処理では、外
部レジスタに対するアクセス手段により、メモリ管理装
置内にフリーズされている詳細情報を読出すことにより
。

バスエラーの原因を検出している。この処理方式によれ
ば、演算処理装置に、バスエラーを報告するのに必要な
信号線が節約でき、ピン使用効率は向上する。

しかし、ナショナルセミコンダクター社のＮ５１６０８
２メモリ管理ユニツトのデータシートにあるように、バ
スエラーの詳細情報をフリーズするレジスタを、唯一し
か持たないメモリ管理装置を。

アドレス計算と演算の実行をパイプライン化している演
算処理装置に適用した場合、次のような問題が生ずる。

すなわち、前記した様に、１つの命令がアドレス計算ス
テージと演算実行ステージにまたがって実行されている
時に、両ステージで同時にバスエラーが検出された時、
すなわち命令ブリフェッチ時のバスエラーとオペランド
フェッチ時のバスエラーが、同時に検出された時に、命
令ブリフェッチ時のバスエラーに関する詳細情報は、４
ペランドフ工ツチ時のバスエラーが発生した時点で破壊
されてしまうため、このような場合には命令途中からの
継続実行ができないという問題点があった。

〔発明の目的〕

本発明は上記した従来技術の問題点に鑑みなされたもの
で、デコードアンドアドレス計算ステージと演算実行ス
テージをパイプライン処理している演算処理装置に対し
て、ページフォルトにより中断された命令を、途中から
再実行することを可能する情報処理システムのメモリ管
理ユニッ１−を提供することを目的としている。

〔発明の概要〕

本発明の情報処理システムのメモリ管理ユニットは、実
行すべき命令を記憶媒体から取込む命令フエッジ手段と
、上記命令の解読と必要な情報の記憶媒体内のアドレス
を算出するデコードアンドアドレス手段と、上記命令に
従って必要な情報を取込んで処理する演算実行手段等を
有し、上記命令フエツジ手段とデコードアンドアドレス
手段と演算実行手段をパイプライン処理する演算処理装
置と、上記記憶媒体へのアクセスを管理するメモリ管理
ユニットとを僅えた情報処理システ１１に適用されるも
のであり、次の事項を特徴としている。

即ち、メモリ管理ユニットは、上記演算処理装置の構成
要素のうち記憶媒体にアクセスする機能を有する演算実
行手段等の各手段が、記憶媒体へのアクセスに失敗した
とき、失敗原因等の詳細を含むエラー情報を保持する保
持手段を上記各手段毎に備え、かつ上記保持手段に保持
されたエラー情報を、退避・回復する退避・回復手段を
備えていることを特徴としている。

〔発明の実施例〕

以下、添付の図面に示す実施例により、更に詳細に本発
明について説明する。

第２図は本発明が適用される情報処理システムのシステ
ム構成を示すブロック図である。演算処理装置１０は、
システム全体を管理するプロセス、あるいは、ユーザー
が登録したプロセスのテキストを解釈実行する装置であ
る。メモリ管理ユニット１１は、論理アドレスを物理ア
ドレスに変換するアドレス変換ユニットとキャッシュメ
モリとストアバッファとを、有し、仮想メモリ管理方式
をサポートするとともに、メモリに対するアクセスの高
速化、蓄積データの保護機能、あるいは主メモリ１３お
よび工／○空間とのインターフェイス機能を持つ。主メ
モリ１３は、２７ｂｉｔ幅の物理アドレスにより割付け
られ、プロセスのテキストあるいはデータを保持してい
る。４ウ工イインタリーブ方式の採用により、高スルー
プツトを実現している。Ｉ１０アダプター１２は、Ｉ１
０バス上の論理空間をメインメモリの物理空間に割当て
るアドレス変換テーブルとシステムの立上げに必要な情
報を有し、Ｉ１０空間上のバスマスタからの要求に対し
、アービトレーションとアドレス変換を行なう。これに
より、Ｉ１０バス上のバスマスタは、ダイナミックに主
メモリ１．３を使用できる。ファイルコン１−ロールプ
ロセッサ１４は、大容量の２次記憶装置１５とメインメ
モリ１；３間のバーストなデータ転送を制御する。演算
処理装置１０とメモリ管理ユニット１１間は、３２ｂ　
ｉ　ｔの論理アドレスバス１６とライトデータバス１７
とリードデータバス１８で接続され、メモリ管理ユニッ
ト１１と主メモリ１３間も、同様に物理アドレスバス１
９とライトデータバス２０とリードデータバス２１で接
続されている。メモリ管理ユニット１１とＩ１０アダプ
タ１２間は、情報転送バス２２．２３で接続されている
。また、図中、２４．２５，２６は工／○空間の共通バ
スであり、それぞれアドレス、リードデータ、ライトデ
ータの転送を担当する。工／○空間バスには、たとえば
グラフィックプロセッサ及びセグメントバッファ、更に
はプロセッサ間の共有データを保持するグローバルメモ
リ等が接続される。

第３図は、第２図に示した演算処理袋「ｔｌｏの内部構
成の概略を示すブロック図であり、第４図は演算処理装
置１０の詳細を示すブロック図である。第３図に示す様
に、演算処理装置１０は、高速処理を実現するためパイ
プライン方式を採用しており、ステージとしては、命令
フエツチステ−ジ１４０、デコードアンドアドレス計算
ステージ１４１、演算実行ステージ１４２に分割され、
３段のパイプライン構成を取る。

次に、第４図を用いて、命令フェッチステージとデコー
ドアンドアドレスステージと演算実行ステージの各動作
について説明する。

命令フェッチステニジでは、ブリフェッチ用のプログラ
ムカウンタ（図中、ＦＰＣと示す）１１６に保持されて
いるアドレスを、論理アドレスバス１６を通してメモリ
管理ユニットに送出することにより、命令のプリフェッ
チを行なう。フェッチされた命令は、リードデータバス
１８を通して、命令バッファ（図中、ＩＢＲと示す）１
０１に格納される。命令バッファ１０１は、１６バイト
の容量を有し、且つ４バイトデータ毎にエラーフラグ（
図中、Ｅと示す）１０２を持つにのエラーフラグ１０２
は、対応する情報をアクセスしている時に、ハードウェ
アの故障、ページフォルト、アクセスプロテクトエラー
等に起因する何らかのエラーが発生した場合バスエラー
信号１３１によってセットされる。

デコードアンドアドレス計算ステージは、デコード部と
アドレス計算部からなり、デコード部は命令バッファ１
０１から受取った命令をデコーダ１０３で解読し、アド
レス計算部への制御信号を信号線１２８へ出力し、同時
に演算実行ステージで実行すべきマイクロプログラムの
トップアドレスを生成して信号線１２９へ出力する。又
、受取った命令のエラーフラグ１０２が立っていた場合
。

命令ブリフェッチ時エラーを示す信号を信号線１２６に
より演算実行ステージに通知する。一方、アドレス計算
部では、デコーダ１０３からの制御信号を信号線１２８
を介して受けると、アドレス計算部のコントローラ１０
４が起動され、レジスタファイル（図中、ＩＲＦと示す
）１１３と算術機能演算器（図中ＩＡＬｔＪと示す）１
１２とを算術機能演算器１１２を制御して、必要なオペ
ランドデータのアドレスを算出し、メモリアクセスレジ
スタ（図中、ＭＡＲと示す）１１５にセットする。又、
アドレス計算に必要な情報、たとえば、ディスプレース
メント等が必要となった場合は、信号線１３３を通して
、命令バッファ１０１よりフェッチする。この時、ディ
スプレースメント情報に付加されているエラーフラグ１
０２がセットされていれば、エラー報告信号を信号線１
２６により演算実行ステージへ通知する。演算実行ステ
ージでは、デコーダ１０３からのマイクロプログラムの
トップアドレスを信号線１２９を介して受け、更にアド
レス計算ステージからの起動信号を信号線１３０を介し
て受けると、演算実行ステージのコントローラ１０５は
、レジスタファイル（図中、ＥＲＦと示す）１１１と算
術機能演算器（図中、ＥＡＬＵと示す）１１０を制御し
て、レジスタ間転送や、その他の処理を行なう。その他
の処理としては１例えば、オペランドアドレスを保持し
ているメモリアクセスレジスタ１１５の内容をアドレス
バス１６を通して外部記憶管理装置に送出する事により
、リードデータバスを通してオペランドバッファレジス
タ　（図中、○ＢＲと示す）１０７にオペランドをフェ
ッチしたり、又演算結果をメモリライトレジスタ（図中
、ＭＷＲと示す）１１４にセットし、ライトデータバス
１７を介して外部記憶装置へ書込む等の処理が挙げられ
る。オペランドフェッチ時あるいは演算結果の格納時に
、外部記憶管理装置にエラーが発生し、演算実行ステー
ジに対して信号線１３２（第５図参照）を介してバスエ
ラー信号が入力された場合、又は、フェッチ済の命令に
エラーがあった事をデコーダステージが検知し、演算実
行ステージに通知があった場合、マイクロプログラムに
よりアドレス計算部のレジスタファイル１１３の内部レ
ジスタ、演算実行ステージのレジスタファイル１１１の
内部レジスタをシステムスタックに退逃し、オペレーシ
ョンシステムのバスエラー処理ルーチンを起動する。

次に、第５図を用いて、メモリ管理ユニツｌへの詳細を
説明する。第５図に示す様に、アドレス変換部２０１は
、演算処理装置１０が対象とする４ギガバイトの論理空
間を、４キロバイトのページ単位に分割し、１２８メガ
バイトの実メモリ空間にマツピングするハードウェアを
有し、オンデマンドな仮想記憶管理方式をサポートして
いる。又、アドレス変換部２０１は、６４エントリーの
トランスレーションルックアサイドバッファをｆｆ１ｆ
えることにより、アドレスバス１６からの論理アドレス
を高速に物理アドレスに変換し、アドレスバス２１２に
出力する。ページファルトあるいはページ弔位のメモリ
保護機能によるプロテクトエラーが発生した場合は、エ
ラー信号がバス２１］とバスエラー情報バス２０７を介
してバスエラーディテクター２００に入力される。キャ
ッシュメモリ部２０３は、高速な演算処理装置と、アク
セス速度の遅い大容量の主メモリ１３の間の緩衝装置と
して、高速なアクセスが可能なスタティックＲＡＭを使
用し、主メモリ１３の情報の一部を保持することにより
、平均メモリアクセスタイムの大幅な削減を実現してい
る。但し、ストアスル一方式の採用により、ライトアク
セスに対しては、緩衝機能を持たない。このため、スト
アバッファ２０２を設け、ライトアクセスをＦＩＦＯの
概念に基づきバッファリングすることにより、ライトア
クセスの高速化を図っている。主メモリ１３とのインタ
フェース部２０６は、キャッシュメモリ２０３からのブ
ロック転送要求と、ステアバッファ２０２からの書込要
求を受け１両要求をアービトレイドするとともに、イン
ターリーブされた主メモリ１３へのリード・ライトアク
セスを管理する。バスエラーは、主メモリ１３の故障あ
るいは未実装をタイムアウト監視するとともに、主メモ
リ１３でのダブルビットエラーはバス２１０をチェック
することより検出され、かつバスパリティエラーはライ
トバス２０とリードバス２１をチェックすることにより
検出される。上記バスエラーが検出されると、信号線２
０８によりバスエラー情報バス２０７を通して、バスエ
ラーディテクター２００に通知される。

Ｉ１０バスとのインタフェイス部２０４は、演算処理装
置１０から、Ｉ１０バス空間上へのアクセス、たとえば
グローバルメモリへのアクセスやグラフィックプロセッ
サ用のセグメントバッファに対するアクセス、ファイル
コントロールプロセッサへのコマンドブロック転送等の
アクセスを受付け、Ｉ１０アダプタ１２への送出バス２
２と受取りバス２３を通じて、Ｉ１０アダプタ１２へ情
報を転送する。アクセスが終了し、Ｉ１０アダプタ１２
から応答があれば、演算処理装置１０ヘアクセス終了通
知を行なう。Ｉ１０重量子クセス中に何らかのエラーが
発生した場合、Ｅ１０空間インタフェイス２０４はこれ
を検出し、エラー信号線２０９によりバスエラーディテ
クター２００へ通知する。

Ｌ）　Ｍ　Ａアクセスのインタフェイス２０５は、Ｉ１
０空間上のＤＭＡ装置からＩ１０アダプタ１２を通して
、バースト的なデータ転送が要求されたとき、これを受
付け、演算処理装置１０からメモリ管理ユニット内バス
２１３を獲得し、キャッシュメモリ２０３とストアバッ
ファ２０２とを介して、主メモリ１３へのアクセスを実
行する。

本発明の対象となるエラーディテクター２００は、アド
レス変換部２０］、主メモリインクフェイス２０６．Ｉ
１０パスインタフェイス２０４からのバスエラー情報を
収集している。これらの情報からバスエラーを検出する
と、応答を待っている演算処理装置１０へ、信号線１３
１，１３２により通知する。ここで、信号線１３１は、
命令フェッチ時にバスエラーが発生したことを示す信号
を伝送し、かつ信号線１３２は演算実行ステージによる
オペランドフェッチあるいは演算結果の格納時にエラー
が発生したことを示す信号を伝送する。

第６図は、以上に述べた要素から成るメモリ管理ユニッ
ト１１が演算処理装置１０からアクセス要求を受けた場
合の処理内容を示すフローチャートである。図示する様
に、演算処理装置１０からアクセス要求があると、ステ
ップ３００において論理アドレスが物理アドレスに変換
される。次に。

ステップ３０１において、ページフォルト及びメモリプ
ロテクトエラーのエラーチェックを行なう。

上記、ステップ３００，３０１の処理は、アドレス変換
部２０１で行なわれ、エラーが検出された場合には、バ
スエラーディテクター２００に報告される（ライン３２
３）。エラーが検出されない場合には、ステップ３０２
において、キャシュメモリ部２０３とストアバッファ２
０２とＩ１０用のインターフェイス部２０４が受は付は
可能か否かをチェックし、全てが受は付は可能となるま
で待つ。受は付は可能となれば、ステップ３０３におい
て、アクセスの対象空間を識別し、Ｉ１０バス空間に対
するアクセスの場合にはステップ３０５へ進み、メモリ
管理ユニット１１内のレジスタに対するアクセスの場合
にはステップ３１９へ進み、主メモリ′、３に対するア
クセスの場合にはステップ３０４へ進む。Ｉ１０空間に
対するアクセスの場合、ステップ３０５において、リー
ドアクセスかライトアクセスかを識別し、ステップ３０
６゜３０８において、それぞれに対するアクセス処理を
行なう。次に、ステップ３０７，３０９において、■／
○空間アクセス時のエラーをチェックし、バスエラーを
検出した場合には、バスエラーディテクター２００へエ
ラー報告を行なう（ライン３２４、　３２５）　　。

次に、主メモリ１３上の空間に対するアクセスの場合、
ステップ３０４においてリード・ライトアクセスの識別
を行ない、リードアクセスならばステップ３１５へ進み
、ライトアクセスならばステップ３１０へ進む。リード
アクセス時には、スイング３１０においてキャッシュメ
モリがヒツトしたかどうかチェックし、ヒツトしていれ
ば、スイング３１１においてデータを演算処理装置へ転
送して終了する。又、キャッシュメモリミスヒツト時に
は、ステップ３１２において必要なブロックを３２バイ
ト単位で、主メモリ１３からキャッシュメモリ部２０３
へ転送するこの時、主メモリ１３のタイムアウトエラー
、ダブルビットエラー、データ転送時のバスパリティ−
エラーをチェックし、エラーを検知すればバスエラーデ
ィテクターへ報告しくライン３２６）、エラーがなけれ
ば、ステップ３１４において演算処理装置へデータを転
送してアクセスを終了する。又、主メモリ空間に対する
ライトアクセスの場合は、ステップ３１５においてキャ
ッシュメモリのヒツト・ミスヒツトをチェックし、ヒツ
トすれば、ステップ３１６においてキャッシュメモリ部
２０３に書込むとともに、ストアバッファ２０２へも書
込む。ミスヒツトすれば、ステップ３１７でキャッシュ
メモリ部２０３には書込まず、ストアバッファ２ｏ２の
みに書込んで、アクセスを終了する。

メモリ管理ユニット１１内のレジスタに対するアクセス
の場合（３２８）は、ステップ３１９において、リード
ライトを識別した後、ステップ３２０．３２１でそれぞ
れの処理を行ない、アクセスは終了する。

以上に説明した様に、演算処理装置ｉ’４１０の外部に
おけるバスエラーは、全てメモリ管理ユニット１１内の
バスエラーディテクター２００に報告される。第１図は
、バスエラーディテクター２００の一具体例であり、同
図を用いてバスエラーディテクター２００における処理
を詳細に説明する。

第１図において、命令ステージ用のエラーレジスタ２０
０５は、演算処理装置１０の命令フェッチステージから
のアクセス時に発生したバスエラーの詳細情報をフリー
ズするレジスタである。実行ステージ用のエラーレジス
タ２００６は、演算実行ステージからのアクセス時に発
生したバスエラー詳細情報をフリーズするレジスタであ
る。また、第１図において、２０７はバスエラーの詳細
情報を転送するためのバスエラー情報バスであり、２１
４はメモリ管理ユニット１１内の物理アト、・スバスで
あり、２１５，２１６はそれぞれライトデータバスとリ
ードデータバスである。又、セレクタ２００１、２００
２は、バスエラー詳細情報からエラーレジスタ２００１
．２００２へのレジュームデータを選択するレジスタで
ある。セレクタ２０２４は、命令ステージ用のエラーレ
ジスタ２００５と実行ステージ用のエラーレジスタ２０
０６の出力を選択するものである。

セレクタ２００７は、リードデータバス２１６七へ、エ
ラーレジスタの情報をのせるためのセレクタである。デ
コーダ２０２１は、演算処理装置１ｏからのメモリ管理
ユニット１１内のレジスタに対するアクセス時に、アド
レスバス２１４上の情報から、エラーレジスタ２００５
．２００６に対するアクセスを検出するためのデコーダ
である６エラーレジスタコントローラ２０００は、エラ
ーレジスタ２００６．２００７へのバスエラー詳細情報
のセット及びエラーレジスタのセーブ・レジュームを制
御する。信号線２００８　。

２００９は、現在アクセスしている要求元が、命令フェ
ッチステージか、あるいは、演算実行ステージかを示す
。

アドレス変換部２０１からのバスエラー報告２０１．０
．あるいはＩ１０バス空間インタフェイスからのバスエ
ラー報告２０１１、あるいは主メモリインタフェイスか
らのバスエラー報告２０１２があると、エラーレジスタ
コントローラ２０００は、信号線２０１５により、セレ
クタ２００２．２００１を操作して、バスエラー詳細情
報２０２２．２０２３を選択するとともに、アクセス要
求元を示す信号２００８．２００９とレジスタセット信
号２０１６により、アクセス要求元に応じて、命令ステ
ージ用のエラーレジスタ２００５あるいは実行ステージ
用のエラーレジスタ２００６に、バスエラー詳細情報を
セットする。そして、命令フェッチステージへのバスエ
ラー報告信号は信号線１３１・　を介して、また演算実
行ステージへのバスエラー報告信号は信号線１３２を介
して演算処理装置１０へ入力され、バスエラーの発生が
通知される。

次に、演算処理装置１０がエラーレジスタ２００５　。

２００６に対してアクセスする場合の処理について説明
する。演算処理装置１０が、メモリ管理ユニット１１内
のエラーレジスタ２００５．２００６に対してアクセス
した場合、アドレス変換部２０１により。

レジスタアクセス要求信号２０１３とリードライトを指
定するリード・ライト指示信号２０１４が起動され。

それと同時に物理アドレスバス２１４上にエラーレジス
タの識別信号がオンバスされる。バスエラーディテクタ
ー２００は、物理アドレスバス２１４上の識別信号をデ
コーダ２０２１によりチェックして。

命令ステージ用のエラーレジスタ２００５又は実行ステ
ージ用のエラーレジスタ２００６に対するアクセスであ
ることを検知すると、リード・ライト指示信号２０１４
に従って９次の処理を実行する。リードアクセスの場合
には、デコーダ２０２１の出力からアクセス対象が命令
ステージ用のエラーレジスタ２００５か実行ステージ用
のエラーレジスタ２００６かを識別し、信号２０２５に
よってセレクタ２０２４を操作して対象レジスタを選択
するとともに、信号２０１８によってセレクタ２００７
を操作して、リードデータバス２１６上に対象レジスタ
の内容をオンバスする。

ライトアクセスの場合には、信号２０１５によってセレ
クタ２００１．２００２を操作して、ライトデータバス
２１５上のデータを選択し、レジスタセット信号２０１
７、２０２６により、命令ステージ用のスラーレジスタ
２００５及び実行ステージ用のエラーレジスタ２００６
に、ライトデータバス２１５上の情報をセットする。

これまでに示した演算処理袋［１０、及びバスエラーデ
ィテクター２００を含むメモリ管理ユニット１１より成
るシステムにおいて、オペランドフェッチ時のバスエラ
ーと、命令フェッチ時のバスエラーの実行待報告が重な
った場合の処理を示すフローチャートを第７図に示す。

第７図に示すフローチャートは、特に、仮想記憶管理方
式の採用により、頻繁に発生すると考えられるページフ
ォルトエラーの場合を例に取っている。次に、第７図に
示すフローチャートに従って説明する。

第７図において、ユーザモードで応用プログラム４００
を実行している際中に、演算処理装置１０に対して、メ
モリ管理ユニット１１からオペランドフェッチ中のバス
エラー報告及びアドレス計算ステージから、命令フェッ
チ中のバスエラー報告４０３が同時に発生した場合、演
算処理装置１０は、まずオペランドフェッチ中のバスエ
ラーに対する処理を行なう。すなわち、例外処理用マイ
クロプログラム４０１が起動されて、以下の処理が実行
される。

（ステップ４０５） ステータレジスタの内容をコピーした後、ステータスレ
ジスタを操作して状態をシステムモードに変更。

（ステップ４０６） バスエラー処理用の例外ベクタの値を決定。

（ステップ４０７） アドレス計算ステージ、及び演算実行ステージの内部レ
ジスタをシステムスタックへ退′ａａ（ステップ４０８
） 例外ベクタよりオペレーションシステムのバスエラー例
外処理ルーチンのスタートアドレスを獲得し、バスエラ
ー例外処理ルーチン４０２を起動。

以上の処理で、システムスタック上にスタックフレーム
が生成される。起動されたオペレーションシステムのバ
スエラー例外処理ルーチン４０２では、以下の処理が実
行される。

（ステップ４１７） メモリ管理ユニット内のレジスタに対するアクセス手段
により、実行ステージエラーレジスタの内容及び、命令
ステージエラーレジスタの内容をフェッチし、バスエラ
ー原因を判定。

（ステップ４１８） 命令ステージエラーレジスタの内容及び、汎用レジスタ
群をシステムスタックへセーブ。

（ステップ４１９） 必要なページを２次メモリから、主メモリへＤ　Ｍ　Ａ
転送。

（ステップ４２ｏ） システムスタックから命令ステージ用のエラーレジスタ
の内容及び汎用レジスタ群を回復し。

実行ステージ用のエラーレジスタをクリアする。

次に、オペレーションシステムのバスエラー例外処理ル
ーチン４０２の末尾には、専用のリターン命令が置かれ
ており、このリターン命令によって、例外処理用マイク
ロプログラム４０１が起動させる。

例外処理用マイクロプログラムでは、次の処理が実行さ
れる。

（ステップ４０９） スタックフレームの内容を、アドレス計算ステージ、演
算実行ステージの内部レジスタに回復する。

ステップ４０９の終了後に、中断している応用プログラ
ム４００が、例外処理が発生した時点から継続実行され
る。すなわち、演算実行ステージによるオペランドフェ
ッチが成功する。この時点では、アドレス計算ステージ
で検出された命令フェッチ時のバスエラー報告４０４も
再現されており、これに対して演算実行ステージは即座
に例外処理用マイクロプログラム４０１を実行する。ス
テップ４１１から４１４までの処理は、ステップ４０５
から４０８までの処理と等しく、オペレーションシステ
ムのバスエラー例外処理ルーチン４０２ヘジヤンブする
。バスエラー例外処理ルーチン４０２では、次の様な処
理が実行される。

（ステップ４２１） メモリ管理ユニット内のレジスタに対するアクセス手段
により、実行ステージエラーレジスタの内容及び、命令
ステージエラーレジスタの内容をフェッチし、バスエラ
ー原因を判定。

（ステップ４２２） 汎用レジスタ群をシステムスタックへセーブ。

（ステップ４２３） 必要なページを２次メモリから主メモリへＤＭＡ転送。

（ステップ４２４） システムスタックから、汎用レジスタ群を回復　　・し
、実行ステージ用のエラーレジスタ、及び命令ステージ
用のエラーレジスタの内容をクリア。

以上の処理が終了すると、専用のリターン命令を実行す
ることにより、例外処理用マイクロプログラムへもどり
、次の処理を行なう。

（ステップ４１５） アドレス計算ステージと、実行ステージの内部レジスタ
を回復する。

次の、中断していた応用プログラム４００が再開され、
通常動作に戻る。

次に、本発明の他の実施例について説明する。

前述の第１の実施例は、演算処理装置１０を唯一しか持
たない情報処理システムに関するものであったが１本発
明は、以下に述べる実施例の様に。

演算処理装置を複数個持つマルチプロセッサシステムに
も適用できる。

第８図は、２つの演算処理装置１０ａ、１０ｂを持つシ
ステムに適用できるメモリ管理ユニット１１の具体側を
示すブロック図である。演算処理装置１０ａ、１．Ｏｂ
は、どちらもアドレス計算ステージと演算実行ステージ
とパイプライン化することにより高速演算を可能として
いる。又、おのおの４ギガバイトの広大な論理アドレス
空間を持つ。アドレス変換部２０１ａは、演算処理装置
１０ａの送出する論理アドレスを物理アドレスに変換す
るとともに、ページフォルトエラー及びアシクセスプロ
テクトエラーを検出し、バスエラー情報バス２０７を通
じてバスエラーディテクター２００へ通知する。アドレ
ス変換部２０１ｂは、演算処理装置１０ｂに対して前記
アドレス変換部２０．１　ａと同様の処理を行なう。バ
スエラー情報バス２０７と物理アドレスバス２１４とラ
イトデータバス２１５、リードデータバス２１６は、メ
モリ管理ユニット１１内の内部バスである。バスアービ
ター２３０は、２つの演算処理装置からのデータアクセ
ス要求を受付、バスの使用権を割り当てる。キャッシュ
メモリ部２０３、ストアバッファ２０２、主メモリ１３
とのインタフェイス部２０６、工／○バスとのインタフ
ェイス部２０４、Ｄ　Ｍ　Ａアクセスのインタフェイス
部２０５の各機能は、前述の実施例で述べた各機能と全
く同様である。バスエラーディテクター２００は、アド
レス変換部２０１ａ、２０１ｂ及び主メモリ１３とのイ
ンタフェイス部２０６及びＩ１０パスインタフェイス部
２０４からのバスエラー情報を収集している。これらの
情報からバスエラーを検出すると、エラーの詳細情報を
フリーズするとともに、バスエラー信号線２５０，２５
１，２５２，２５３により、アクセスの要求元へバスエ
ラー発生を通知する。ここで、信号線２５０は演算処理
装置１０ａ内の命令フェッチステージによるアクセス時
にバスエラーが起った事を示し、信号線２５１は同演算
処理装置１０　ＦＩ内の演算実行ステージによるアクセ
ス時にバスエラーが起った事を示す。

又、信号線２５２は、演算処理装置１０ｂ内の命令フェ
ッチステージによるアクセス時にバスエラーが起った事
を示し、信号線は、同演算処理装置１０ｂ内の演算実行
ステージによるアクセス時にバスエラーが発生した事を
示す。

次に、バスエラーディテクター２００の内部構成を第９
図を用いて説明する。

命令ステージ用のエラーレジスタ２００５　ａ　、　２
００５　ｂは、それぞれ演算処理装置１０ａ、１０ｂの
命令フェッチステージからのアクセス時に発生したバス
エラーの詳細情報をフリーズするレジスタである。実行
ステージ用のエラーレジスタ２００６ａ。

２００６　ｂは、それぞれ演算処理装置１０ａ、１０ｂ
の演算実行ステージからのアクセス時に発生したバスエ
ラーの詳細情報をフリーズするレジスタである。２０７
はバスエラー情報バス、２１４はメモリ管理ユニット内
の物理アドレスバス、２１５゜２１６はそれぞれライト
データバスとリードデータバスである。デコーダ２０２
１は、物理アドレスバスに乗せられたレジスタ識別信号
より、バスエラーディテクター２００内の４つのエラー
レジスタに対するアクセスを検出する。エラーレジスタ
コントローラ２０００は、エラーレジスタへのバスエラ
ー詳細情報のセット及び、エラーレジスタのセーブ・レ
ジュームをコントロールする。信号［２０７５。

２０７６、２０７７、２０７８は、アクセス要求元が、
それぞれ演算処理装置１０ａの演算実行ステージ、及び
命令フェッチステージ、演算処理装置１０ｂの演算実行
ステージ及び命令フェッチステージであることを示す信
号を伝送する。

アドレス変換部２０１ａ、２０１ｂからのバスエラー報
告２０１０、あるいは、Ｉ１０バス空間インタフェイス
からのバスエラー報告２０１７、あるいは主メモリ１３
用のインタフェイス部２０４からのバスエラー報告２０
１２があると、エラーレジスタコントローラ２０００は
、４８号線２０６７によりセレクタ２００１　ａ　、　
２００１　ｂ　、　２００２　ａ　、　２００２　ｂを
操作して、バスエラー情報バス２１３の内容を選択する
とともに、アクセス要求元を示す信号線２０７５．２０
７６゜２０７７、２０７８とレジスタセット４ｇ号を伝
送する４８号線２０６８により、アクセス要求元に対応
したエラーレジスタに、バスエラーの詳細情報をセット
する。

そして、信号線Ｌ３１ａ、１３１ｂ、１３２ａ。

１３２ｂのいずれかをアサートすることにより、アクセ
ス要求元に対して、バスエラーが発生した事を報告する
。

次に、演算処理装置１０ａ、１０ｂが、メモリ管理ユニ
ット１１内のエラーレジスタにアクセスする場合の処理
を示す。レジスタアクセス要求信号２０１３が起動され
、かつ物理アドレスバス２１４上にオンバスされたレジ
スタ識別信号をデコーダ２０１２でチェックし、いずれ
かのエラーフリーズレジスタに対するアクセスであるこ
とが認識される。

エラーレジスタコントローラ２０００は、アクセスの種
類をリード・ライト指示信号２０１４に従って以下の制
御を行なう。リードアクセスの場合デコーダ２０２１の
出力信号２０７９に従って、信号２０７３．２０７４に
より、セレクタ２０２４．２００７を操作し、アクセス
対象のエラーレジスタの内容をリードデータバス２１６
にオンバスする。又、ライトアクセス時には、信号線２
０６７により、セレクタ２００１　ａ　、　２００１　
ｂ　。

２００２ａ　、　２００２ｂを操作しライトデータバス
２１５上のデータを選択するとともに、デコーダ２０２
１の出力信号２０７９に従って、各エラーレジスタに対
するセット信号２０ｆｉ９．２０７０．２０７１．２０
７２により、対象のレジスタにライトデータバス２１５
上のデータをセットする。

以上に述べた機能を持つモメモリ管理ユニット１１によ
り、パイプライン化された複数の演算処理装置からなる
マルチプロセッサシステムにおいて、ページフォールト
等による命令実行の中断を再開する場合、命令の途中か
ら継続して実行することが可能となる。

〔発明の効果〕

本発明によれば、アドレス計算と、演算の実行をパイプ
ライン化している演算処理装置に対して、簡単なハード
ウェア及び少数のエラー報告信号により、ページフォル
トエラーで中断していた命令を、途中から継続実行する
事が可能となる。

【図面の簡単な説明】

第１図は本発明を適用したメモリ管理ユニット内にバス
エラーディテクターの具体例を示すブロック図、第２図
は本発明が適用される情報処理システムのシステム構成
の一例を示すブロック図、第３図は第２＠に示した演算
処理装置の構成を示すブロック図、第４図は第２図に示
した演算処理装置の詳細を示すブロック図、第５図は第
２図に示すメモリ管理ユニットの具体例を示すブロック
図、第６図は第５図に示したメモリ管理ユニットにおけ
る処理を示すフローチャート、第７図はメモＩＪ　’！
？理ユニットにおいてオペランドフェッチ時のバスエラ
ーと命令フェッチ時のバスエラーの実行待報告が重なっ
た場合の処理を示すフローチャート、第８図はメモリ管
理ユニットの他の具体例を示すブロック図、第９図は本
発明を適用したメモリ管理ユニット内の他の具体例を示
すブロック図、第１０図はパイプライン計算機において
実行アドレスが唯一の命令を実行した場合の各ステージ
の状態を示す説明図、第１１図はパイプライン計算機に
おいて実行アドレスが２つ以上ある命令を実行した場合
の状態を示す説明図である。 １０．１０ａ、１０ｂ・・・演算処理装置、】１・・・
メモリ管理ユニット、１２・・・■／○アダプタ、１３
・・・主メモリ、１４・・・ファイルコン１へロールプ
ロセッサ、１２・・・２次記憶装置、ＩＣｌ−・・命令
バッファ（ＩＢＲ）、１０２・・・エラーフラグ（Ｅ）
、１０３・・・デコーダ、１０４，１０５・・・コント
ローラ、１０７・・・オペランドバッファレジスタ（Ｏ
ＲＲ）、１１０・・・算述機能演算器（ＥＡＬＵ）　、
１．１１・・・レジスタファイル（ＥＲＦ）、１１２・
・・算術機能演算器（ＩＡＬＵ）　、１１３・・・レジ
スタファイル（ＩＲＦ）、１１．４・・・メモリライト
レジスタ（ＭＷＲ）、１１５・・・メモリアクセスレジ
スタ（ＭＡＲ）　、１１６・・・プログラムカウンタ（
ＦＰＣ＞、２００・・・バスエラーディテクター、２０
１゜２０１ａ、２０１ｂ・−アドレス変換部、２０２−
・・ストアバッファ、２０Ｈ３・キャシュメモリ部、２
０４．２０５，２０６・・・インターフェイス部、４０
０・・・応用プログラム、４０１・・例外処理用マイク
ロプログラム、４０２・・・バスエラー例外処理ルーチ
ン、　２０００・・・バスエラーレジスタコントローラ
、２００１．２００１　ａ　、　２００１　ｂ　、　２
００２ａ　、　２００２ｂ　。 ２００５、２００５Ｑ、　２００５ｂ　、　２００６．
２００６ａ　、　２００６ｂ　。 ２００７・・・セレクタ、２０２１・・・デコーダ。

Claims (1)

1. 【特許請求の範囲】 １、実行すべき命令を記憶媒体から取込む命令フエツジ
   手段と、上記命令の解読と必要な情報の記憶媒体内のア
   ドレスを算出するデコードアンドアドレス手段と、上記
   命令に従つて必要な情報を取込んで処理する演算実行手
   段等を有し、上記命令フエツジ手段とデコードアンドア
   ドレス手段と演算実行手段をパイプライン処理する演算
   処理装置と、 上記記憶媒体へのアクセスを管理するメモリ管理ユニッ
   トとを備えた情報処理システムにおいて、 上記メモリ管理ユニットは、上記演算処理装置の構成要
   素のうち記憶媒体にアクセスする機能を有する各手段が
   、記憶媒体へのアクセスに失敗したとき、失敗原因等の
   詳細を含むエラー情報を保持する保持手段を上記各手段
   毎に備え、かつ上記保持手段に保持されたエラー情報を
   、退避・回復する退避・回復手段を備えていることを特
   徴とする情報処理システムのメモリ管理ユニット。