JPH11316680A - デ―タ処理システムにおいてレジスタを保存し且つ回復するシステム及び方法 - Google Patents

Abstract

(57)【要約】 【課題】 浮動小数点演算とＭＭＸ演算との間のスイッ
チ切換えの場合のマイクロプロセサにおける浮動小数点
レジスタの状態を保存及び格納することに関連する待ち
時間を減少させるシステム及び方法を提供する。 【解決手段】 本発明によれば、ＣＰＵ内において一次
的浮動小数点レジスタファイルと共に二次的レジスタフ
ァイルを維持する。該一次的レジスタはＭＭＸ又はその
他の文脈へのタスク切換えが発生すると浮動小数点タス
クの状態を「そのまま」維持する。ＦＰＵ状態が保存さ
れる区域のアドレスが保存区域アドレスレジスタ内に維
持される。次いで、実行した命令の結果を格納するため
にその他の文脈によって二次的レジスタが利用される。
多くの場合に、浮動小数点演算への切換えが発生する場
合に、前の状態はメモリサブシステムから命令及びデー
タを検索する待ち時間を発生することなしに一次的レジ
スタから回復される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、大略、マイクロプ
ロセサにおける種々のレジスタの状態を保存し且つ回復
する方法及び装置に関するものであって、更に詳細に
は、メインメモリから検索されるべきデータ及び命令の
全てを必要とすることなしに、浮動小数点実行ユニット
の状態を回復させることを可能とする方法及び装置に関
するものである。

【０００２】

【従来の技術】マルチメディア能力及び機能性を増加さ
せる消費者の要求に基づいて、コンピュータ業界は、マ
ルチメディアコンピュータソフトウエアアプリケーショ
ンの処理を行う場合の助けとなる新たな技術及び技術革
新で答えてきている。一つの例は、インテルマイクロプ
ロセサアーキテクチャに対するマルチメディアエックス
テンジョン（ＭＭＸ）である。これらのＭＭＸ命令は、
ソフトウエアベンダがマルチメディア機能を強化させた
アプリケーションを作成することを可能とする能力を提
供している。

【０００３】インテルマイクロプロセサのアーキテクチ
ャは、ＭＭＸ命令が命令演算のために浮動小数点ユニッ
ト（ＦＰＵ）レジスタを使用するものである。インテル
ｘ８６アーキテクチャマイクロプロセサ内のＦＰＵ回路
は、ユーザに対して、スタックのような態様でアクセス
される、即ちデータがレジスタファイルの上部から逐次
的にアクセスされる８個の８０ビットＦＰＵデータレジ
スタを具備するＦＰＵデータレジスタファイルを提供す
る。浮動小数点レジスタはプログラマによって使用する
ためにその管理下にあり且つ使用可能である。インテル
アーキテクチャは、又、１６ビット制御レジスタ及び１
６ビットステータスレジスタを提供している。データレ
ジスタタグワードも包含されており、それは８個の２ビ
ットフィールドを有しており、その各々は８個のデータ
レジスタのうちの一つと関連している。タグワードは、
８個のデータレジスタのうちの各々に対して空／非空ス
テータスを維持することによって文脈切換え及びスタッ
ク性能を改善するために使用される。

【０００４】注意すべきことであるが、文脈又はタスク
切換えは、例えばＯＳ／２、ウインドウズ９５、ウイン
ドウズＮＴなどのオペレーティングシステム（ＯＳ）に
よって制御される。文脈切換えが所望される場合には、
オペレーティングシステムはトラップを発生し、それは
トラップハンドラによって受取られる。次いで、トラッ
プハンドラは、ＦＳＡＶＥ、ＦＳＴＥＮＶなどを実行さ
せることによって前の文脈の状態を保存する。更に注意
すべきことであるが、タスクスイッチング即ちタスク切
換えは、単一の文脈内において発生することが可能であ
る。例えば、スイッチ即ち切換えは、浮動小数点文脈に
おける異なるタスク間において発生することが可能であ
る。同様に、タスク切換えも、完全にＭＭＸ文脈内にお
いて発生することが可能である。

【０００５】更に、インテルアーキテクチャは、最後の
浮動小数点命令ワードを包含するメモリ位置に対する命
令ポインタと、最後の浮動小数点命令（存在する場合）
と関連するオペランドを包含するメモリ位置に対するデ
ータポインタとを有している。

【０００６】上述したように、インテルアーキテクチャ
マイクロプロセサがＭＭＸ命令を実行する場合には、Ｆ
ＰＵレジスタが命令演算のために利用される。従って、
８０ビットＦＰＵレジスタの６４ビットがＭＭＸ命令に
よって使用される。例えば、浮動小数点演算からＭＭＸ
演算へのタスク切換えが発生すると、ＯＳトラップハン
ドラが、浮動小数点保存（ＦＳＡＶＥ）命令を使用して
そのレジスタ状態を保存させる。ＦＳＡＶＥ命令は、レ
ジスタ状態（浮動小数点か又はＭＭＸ）をメインメモリ
へ格納させる。マイクロプロセサによるＦＳＡＶＥ命令
の実行は、５３乃至１５５ＣＰＵクロックサイクルかか
る場合がある。クロックサイクルの数は、マイクロプロ
セサが動作するモード、例えば１６ビット、３２ビッ
ト、リアルモード、プロテクトモードなどに依存する。
従って、タスクが浮動小数点演算へスイッチバックする
ことが所望される場合には、オペレーティングシステム
は浮動小数点回復（ＦＲＳＴＯＲ）命令を使用してメイ
ンメモリからの浮動小数点レジスタをそれらがＦＳＡＶ
Ｅ命令が実行されていた時に使用されていた状態へ復帰
させることが可能である。ＦＲＳＴＯＲ実行はマイクロ
プロセサのモードに依存して、７５乃至９５ＣＰＵクロ
ックサイクルかかる場合がある。従って、浮動小数点レ
ジスタの状態をメインメモリへ保存し、次いで、浮動小
数点とＭＭＸ演算との間でスイッチング即ち切換えが行
われる場合に、該レジスタを前の状態へ復帰させるため
に、従来の技術では１２８乃至２５０クロックサイクル
かかる場合があることを理解することが可能である。

【０００７】

【発明が解決しようとする課題】従って、浮動小数点演
算とＭＭＸ演算との間又は同一の文脈における異なるタ
スクの間においてスイッチング即ち切換えを行う場合
に、最小のクロックサイクル数を使用して浮動小数点レ
ジスタファイルの状態を迅速に且つ効率的に保存し且つ
回復することが可能な技術を提供することが必要とされ
ている。

【０００８】本発明は、以上の点に鑑みなされたもので
あって、上述した如き従来技術の欠点を解消し、迅速且
つ効率的に浮動小数点レジスタファイルの状態を保存し
且つ格納することが可能な方法及び装置を提供すること
を目的とする。

【０００９】

【課題を解決するための手段】本発明は、浮動小数点演
算とＭＭＸ演算との間又は浮動小数点／ＭＭＸ文脈内に
おける特定のタスク間でのスイッチング即ち切換え時に
ＦＳＡＶＥ及びＦＲＳＴＯＲ命令の実行に関連するレイ
テンシ即ち待ち時間を減少させるシステム及び方法が提
供される。

【００１０】広義には、本発明は、浮動小数点演算とＭ
ＭＸ演算との間のタスクの切換え、又は同一の文脈内に
おけるタスクの間の切換えを行う場合に、マイクロプロ
セサにおける浮動小数点レジスタの状態を保存し且つ回
復することに関連する待ち時間を減少させる。本発明
は、ＣＰＵにおける一次的な浮動小数点レジスタファイ
ルと共に二次的なレジスタファイルを維持する。該一次
的レジスタファイルは、ＭＭＸへの、又は別の文脈への
タスクの切換えが発生する場合に「そのまま」浮動小数
点タスクの状態を維持する。ＦＰＵ状態が保存されるエ
リア即ち区域のアドレスが区域アドレス保存レジスタ内
に維持される。次いで、該二次的レジスタファイルが他
の文脈によって利用されて、実行された命令の中間結果
を格納する。文脈が浮動小数点演算へスイッチバックす
るほとんどの場合において、前の状態はメモリサブシス
テムから命令及びデータを検索するための待ち時間を発
生することなしに、該一次的レジスタファイルから回復
される。二次的レジスタファイルに加えて、スヌープ
（ｓｎｏｏｐ）即ち詮索メカニズムが状態保存区域のア
ドレスを使用して、状態保存区域が修正されたか否かを
決定する。状態保存区域が修正されている場合には、浮
動小数点状態は、従来の態様で、メモリサブシステムか
ら回復されねばならない。しかしながら、浮動小数点保
存区域はほとんど修正されることがなく且つＣＰＵ内に
おいて浮動小数点状態を維持するためのペナルティ即ち
犠牲は無視可能なものである。更に、本発明は、マイク
ロプロセサが、現在のオペレーティングシステム及びア
プリケーションソフトウエアと適合性のある態様で動作
することを可能とする。

【００１１】本発明は、ＦＳＡＶＥ及びＦＲＳＴＯＲ命
令の実行に関連する待ち時間を約３乃至４サイクルへ減
少させることを可能とするものと考えられる。

【００１２】

【発明の実施の形態】前述したように、インテルアーキ
テクチャと適合性のあるマイクロプロセサの場合、ＭＭ
Ｘ命令は命令を計算するために浮動小数点ユニット（Ｆ
ＰＵ）レジスタを使用する。

【００１３】図１を参照すると、インテルｘ８６アーキ
テクチャマイクロプロセサ内のＦＰＵ回路は、ユーザに
対して、スタックと同様の態様でアクセスされる８個の
８０ビットＦＰＵデータレジスタＲ０−Ｒ７を具備する
ＦＰＵデータレジスタファイル１を提供する。１６ビッ
トの制御レジスタ２及び１６ビットのステータスレジス
タ３も提供される。データレジスタタグワード４は８個
の２ビットフィールドを有しており、その各々は８個の
データレジスタＲ０−Ｒ７の一つと関連している。タグ
ワードは、コンテクトスイッチング（ｃｏｎｔｅｘｔ
ｓｗｉｔｃｈｉｎｇ）即ち文脈切換え及びスタック性能
を、８個のデータレジスタの各々に対して空／非空ステ
ータスを維持することによって改善するために使用され
る。

【００１４】図１には、更に、最後の浮動小数点命令ワ
ードを包含するメモリ位置に対する命令ポインタ５及び
最後の浮動小数点命令（存在する場合）と関連するオペ
ランドを包含するメモリ位置に対するデータポインタ６
が示されている。

【００１５】本発明を説明する便宜上、浮動小数点演算
とＭＭＸ演算との間のタスクスイッチング即ちタスクの
切換えを使用して、本発明を説明する。しかしながら、
理解すべきことであるが、本発明は、例えば第一浮動小
数点タスクから第二浮動小数点タスクへのスイッチング
即ち切換えのような単一の文脈におけるタスク切換え及
び異なるＭＭＸタスク間での切換えなどにも適用可能な
ものである。

【００１６】上述したように、インテルアーキテクチャ
マイクロプロセサがＭＭＸ命令を実行する場合に、ＦＰ
Ｕレジスタが命令を計算するために使用される。従っ
て、８０ビットＦＰＵレジスタＲ０−Ｒ７の６４ビット
がＭＭＸ命令によって使用される。浮動小数点演算から
ＭＭＸへ、ＭＭＸから浮動小数点へ、又は同様な状態で
タスクが切換わる場合に、レジスタの状態は、例えば、
浮動小数点（ＦＳＡＶＥ）命令を使用して保存される。
ＦＳＡＶＥ命令はメモリサブシステムに対するレジスタ
状態を格納する。

【００１７】図１において、タグフィールド７はタグワ
ード内の８個の２ビットフィールドの各々のＦＰＵデー
タレジスタファイル１内の物理的なデータレジスタのう
ちの一つとの関連性を示している。特に、タグワードレ
ジスタ４は各物理的データレジスタに対し２ビットから
構成されている。タグワードフィールド（フィールド７
の０−７）は、それらの関連するレジスタ（Ｒ０−Ｒ
７）の内容に依存して四つの値、即ちＶａｌｉｄ（０
０）、Ｚｅｒｏ（０１）、Ｓｐｅｃｉａｌ（１０）、Ｅ
ｍｐｔｙ（１１）、のうちの一つをとる。Ｓｐｅｃｉａ
ｌ（特別）値は、デノーマル（Ｄｅｎｏｒｍａｌ）、無
限（Ｉｎｆｉｎｉｔｙ）、ＱＮａＮ、ＳＮａＮ、サポー
トなしフォーマットを包含している。タグ値は、インテ
ルマイクロプロセサによって透明状に維持され且つＦＳ
ＴＥＮＶ及びＦＳＡＶＥ命令を介して間接的にプログラ
マに対して使用可能であるに過ぎない。

【００１８】ＦＰＵ回路は、そのステータスに関する情
報及び演算結果をステータスレジスタ３を介してマイク
ロプロセサ内のその他の機能的ユニットへ通信する。Ｆ
ＰＵステータスレジスタは例外ステータス、演算実行ス
テータス、レジスタステータス、オペランドクラス及び
比較結果を反映するビットフィールドから構成されてい
る。このレジスタは、制御又は実行ユニットの状態に拘
らずに、継続的に、マイクロプロセサＣＰＵ、即ち整数
ユニットに対してアクセス可能である。

【００１９】ＦＰＵモード制御レジスタ２は、ＦＰＵの
演算モードを特定するためにＣＰＵによって使用され
る。制御レジスタ２は、使用されるべき丸めモード、結
果を計算するために使用される精度（単精度又は倍精
度）及びトラップを介してＣＰＵへ報告されるべき例外
条件を特定するビットフィールドを包含している。ユー
ザは、制御レジスタ２内の適宜のビットをセット又はク
リアすることによって、精度、丸め及び例外報告を制御
する。付加的な情報に関しては、エスジーエストムソン
マイクロエレクトロニクスインコーポレイテッドによっ
て出版されているＳＴ４８６ＤＸ／ＤＸ２データブッ
ク、及びペンチアムプロセサファミリー開発者のマニュ
アル（Ｐｅｎｔｉｎｕｍ Ｐｒｏｃｅｓｓｏｒ Ｆａｍ
ｉｌｙ Ｄｅｖｅｌｏｐｅｒ’ｓ Ｍａｎｕａｌ）、３
巻を参照するとよく、尚、これらは引用によって本明細
書に取込む。

【００２０】図２を参照すると、ＦＰＵレジスタファイ
ル１が、制御レジスタ２、ステータスレジスタ３、タグ
ワード４、命令ポインタ５、データポインタ６、タグフ
ィールド７と共に示されている。又、図２においては、
フィールドＭＭ０−ＭＭ７を具備する６４ビットＭＭＸ
レジスタファイル１ａとして使用されるＦＰＵレジスタ
Ｒ０−Ｒ７が示されている。８個の２ビットタグフィー
ルド７が、ＭＭＸ命令と関連して使用される場合のタグ
フィールド７ａとして示されている。典型的に、インテ
ルアーキテクチャマイクロプロセサは、命令を計算する
ためにＦＰＵレジスタを使用してＭＭＸ命令を実行す
る。従って、図２はＭＭＸ命令として使用されているＦ
ＰＵレジスタＲ０−Ｒ７からなる６４ビットを示してい
る。浮動小数点演算からＭＭＸへ、ＭＭＸから浮動小数
点へ、又は同様な場合のタスクの切換えが発生すると、
そのレジスタ状態は、浮動小数点保存（ＦＳＡＶＥ）命
令などを使用して保存される。ＦＳＡＶＥ命令は、レジ
スタの状態（浮動小数点か又はＭＭＸかの何れか）をメ
モリサブシステムへ格納する。注意すべきことである
が、ＦＳＡＶＥ命令は、浮動小数点環境（制御レジス
タ、ステータスレジスタ、タグワード、命令ポインタ及
びデータポインタ）、及び浮動小数点レジスタ自身の内
容を保存する。ＦＳＴＥＮＶ命令はＦＰＵ環境を格納す
る。ＦＲＳＴＯＲ命令はＦＰＵ環境及びレジスタをロー
ドし、一方ＦＬＤＥＮＶ命令はＦＰＵ環境をロードす
る。

【００２１】より詳細に説明すると、浮動小数点演算か
ら別の文脈、例えばＭＭＸ又は異なるＦＰ（浮動小数
点）文脈へのタスクの切換えの場合に、現在の浮動小数
点状態はＦＳＡＶＥ／ＦＳＴＥＮＶ命令を使用して保存
されねばならない。上述したように、これらの命令は浮
動小数点状態をメモリへ保存し且つ５３乃至１５５ＣＰ
Ｕサイクルかかる。ＦＳＡＶＥ／ＦＳＴＥＮＶ命令の期
間中、以下の情報が保存される。即ち、ＦＰＵ制御ワー
ド、ＦＰＵステータスワード、ＦＰＵタグワード、ＩＰ
オフセット、ＣＳセレクタ、オプコード、データオペラ
ンドオフセット、及びオペランドセレクタである。この
情報を保存した後に、ＦＳＡＶＥ／ＦＳＴＥＮＶ命令は
制御ワードを０３７Ｆｈｅｘへセットし、ステータスワ
ードを０へセットし、タグワードをＦＦＦＦｈｅｘへセ
ットし、データポインタを０へセットし、命令ポインタ
を０へセットし、且つ最後の命令オプコードを０へセッ
トする。注意すべきことであるが、ＦＳＡＶＥ命令は、
更に、ＦＰデータレジスタ１の内容を格納する。このス
テータス情報が保存されると、浮動小数点又はＭＭＸタ
スクが再開され且つ浮動小数点レジスタファイルを使用
する。従って、ＭＭＸから浮動小数点へ又はその逆のタ
スクの切換えはシステム効率及び待ち時間の点において
非常に高価なものである。従って、本発明は二つのレジ
スタファイル、即ち一次的ファイル及び二次的ファイル
を使用する。

【００２２】図３を参照すると、インテル命令セットを
実行することが可能であり且つ本発明を実現する例示的
なマイクロプロセサのブロック図が大略参照番号１０で
示されている。多くのその他の異なった形態のマイクロ
プロセサも本発明を実現するために使用可能であること
は当業者にとって自明である。

【００２３】バスインターフェースユニット（ＢＩＵ）
１１がマイクロプロセサコンポーネントをシステムバス
１２とインターフェースする。メインメモリ１３及び種
々の入力／出力装置２３もバス１２へ接続している。Ｉ
／Ｏ装置はディスケットドライブ、キーボード、マウ
ス、パラレルポートなどを有することが可能である。制
御、アドレス及びデータ情報がマイクロプロセサ１０か
らＢＩＵ１１を介してバス１２へ送信される。更に、メ
モリ１３及びＩ／Ｏ装置２３からの制御、アドレス及び
データ信号が、マイクロプロセサ１０によって使用する
ためにＢＩＵ１１によって受取られる。注意すべきこと
であるが、制御、アドレス及びデータ情報は、マイクロ
プロセサ命令、及び該命令によって操作されるオペラン
ドデータを包含している。

【００２４】特定のアドレスモードを使用して実効的な
アドレスから物理的アドレスを計算することによってメ
モリ管理が与えられる。次いで、ＣＰＵは物理的メモリ
装置内の特定の位置へ実際にアドレスするために物理的
アドレスを使用する。メモリ管理ユニット（ＭＭＵ）
（不図示）は、典型的に、ページングメカニズム用のキ
ャッシュである変換索引バッファ（ＴＬＢ）を有してい
る。図３に示したものと同様な典型的なマイクロプロセ
サにおいては、ＴＬＢは頁テーブルキャッシュであり、
それは、プロセサ内の最も一般的に使用される頁テーブ
ルエントリを自動的に維持する。メモリ管理操作のため
にアドレス計算ユニットも設けられており、且つそれは
オフセットアドレス（実効的アドレス）を計算すること
によって物理的アドレスを計算するために使用される。
一般的に、該実効アドレスは、最大で三つの値、即ちベ
ース、インデックス、変位を加算することによって計算
される。ベースは、それが存在する場合には、命令の実
行時における８個の３２ビット汎用レジスタ（不図示）
のうちの一つにおける値である。これらの汎用レジスタ
はインテルアーキテクチャの一部として設けられてい
る。インデックスも３２ビット汎用レジスタのうちの一
つに含まれている値である。インデックスは、加算が行
われる前に１，２，４又は８のうちのスケールファクタ
によって最初に乗算されるという点においてベースと異
なっている。メモリアドレス計算へ加えられている３番
目のコンポーネントは変位であり、それは命令の一部と
して供給される最大で３２ビットの値である。

【００２５】ロード／格納機能は、演算論理ユニット
（ＡＬＵ）に関する命令のロード及び格納（ストア）を
実行するロード／格納ユニット２２によって実行され
る。ロード及び格納命令は、ストリングロード（ＬＯＤ
Ｓ）、タスクロードレジスタ（ＬＴＲ）、データ移動
（ＭＯＶ）などを包含している。格納命令は、タスク格
納レジスタ（ＳＴＲ）、ストリング格納（ＳＴＯＳ）な
どを包含している。一般的に、ロード命令はキャッシュ
／メモリからデータ及び／又は命令を検索し且つその情
報をマイクロプロセサレジスタのうちの一つの中に配置
させ、一方命令格納は、データ及び／又は命令をマイク
ロプロセサレジスタからキャッシュ／メモリ位置内へ配
置させる。整数ユニット２１はロード及び格納命令に対
するアドレス計算を実施することが可能である。

【００２６】注意すべきことであるが、ほとんどのマイ
クロプロセサは階層的メモリサブシステムを有してい
る。メモリサブシステムは、通常、レベル１（Ｌ１）命
令キャッシュ１５及びデータキャッシュ１６を有してお
り、それらは実行ユニット（ＦＰＵ２０、整数ユニット
２１、ロード／格納ユニット２２）へ命令及びデータを
供給する。多くのデータ処理システムにおいて、オフチ
ップレベル２（Ｌ２）キャッシュ（不図示）が設けられ
ている。Ｌ２キャッシュはメインメモリ１３よりより小
型のものであるが、Ｌ２キャッシュからプロセサによっ
て使用される蓋然性のある情報を検索することはメイン
メモリから情報をローディングすることよりもかなり高
速である。メインメモリ１３はメモリサブシステムにお
ける最後のレベルの格納である。メモリ１３は最も大型
の格納エリア即ち区域であるが、マイクロプロセサによ
ってアクセスされるためには多数のサイクルを必要とす
る。より詳細に説明すると、レベル１（Ｌ１）命令キャ
ッシュ１５は、図３に示したように、マイクロプロセサ
１０内に設けられている。キャッシュ１５はマイクロプ
ロセサ実行ユニットへ供給されるべきマイクロプロセサ
命令を格納する。

【００２７】Ｌ１データキャッシュ１６も、図３に示し
たように、設けられており、且つライトスルー（ｗｒｉ
ｔｅ−ｔｈｒｏｕｇｈ）モードにおいて、又はより高い
性能のライトバック（ｗｒｉｔｅ−ｂａｃｋ）モードに
おいてラン即ち稼動させる形態とさせることが可能であ
る。ライトバックモードは不必要な外部書込みサイクル
によって発生されるバスボトルネックを取除くことによ
ってＣＰＵコアの性能を最適化させる。ライトスルーキ
ャッシュアーキテクチャは、キャッシュへの全ての書込
みも外部メモリを同時的にアップデートすることを必要
とする。これらの不必要な書込みサイクルはボトルネッ
クを発生し、それがＣＰＵをストールさせ且つ性能に悪
影響を与える場合がある。これと対比して、ライトバッ
クアーキテクチャは、外部メモリをアップデートするこ
となしにデータをキャッシュへ書込むことを可能とす
る。ライトバックキャッシュの場合、外部書込みサイク
ルは、キャッシュミスが発生した場合、修正したライン
がキャッシュ内において置換された場合、又は外部バス
マスターがデータへのアクセスを必要とする場合に必要
とされるに過ぎない。四方セットアソシエイティブアー
キテクチャ及び最低使用頻度（ＬＲＵ）アルゴリズムが
キャッシュ１６において使用される。勿論、キャッシュ
１６は、所望により、ライトスルーモードで動作させる
ことが可能である。キャッシュアーキテクチャに依存し
て、キャッシュ１６のライン寸法は１６バイト、３２バ
イトなどとすることが可能であり、且つ新たなラインは
メモリ読取りサイクル期間中にのみ割当てられる。有効
ステータスが１６バイトキャッシュラインを基として維
持されるが、タグワード（ダブルワード）ステータス上
で修正されるか又はライトバックモード用の「ダーティ
（ｄｉｒｔｙ）」ステータスが維持される。従って、ラ
インがキャッシュ内において置換される場合に、修正さ
れたダブルワードのみが外部メモリへ書戻される。ＣＰ
Ｕは読取り及び書込みの両方の場合に単一内部クロック
サイクルでキャッシュへアクセスすることが可能であ
る。上述したように、命令及びデータが性能を増加させ
るためにＬ１キャッシュ内に別個に格納される。

【００２８】命令キャッシュ１５が命令フェッチ／デコ
ードユニット１８によってフェッチされる前に、マイク
ロプロセサ命令を格納するために設けられている命令プ
リフェッチバッファ１９へ接続されている。命令は、命
令ストリームから「プリフェッチ」されることによって
バッファ内にロードされる。命令がユニット１８によっ
てフェッチされると、新たな命令が該バッファ内にロー
ドされる。このことは、実行ユニットが、常に、継続的
な命令の供給を有しており且つパイプライン内において
「バブル」が発生することを防止することを確保してい
る。分岐ターゲットバッファ１７が、「分岐」即ち「ジ
ャンプ」命令のターゲットアドレスを予測するために使
用されている。即ち、このターゲットアドレスは予め計
算され（予測され）且つバッファ１７内に格納される。
従って、無条件分岐がとられる場合、又は条件付き分岐
命令に遭遇した場合には、次の（逐次的なものではな
い）命令に対するアドレスが既に知られており且つ対応
する実行ユニット（浮動小数点又は整数）によって使用
するために使用可能である。

【００２９】ユニット１８によってフェッチされること
に加えて、該命令は、又、デコードされ且つ発行され
る、即ちディスパッチされる。例えば、ロード／ストア
命令が実行及びメモリアドレス計算のためにロード／ス
トアユニット２２へ発行され且つスケジューリングのた
めにメモリ制御ユニットなどへ発行される。ある場合に
は、整数ユニット２１を、メモリアドレス計算を行うた
めに使用することが可能である。例えば加算（ＡＤ
Ｄ）、乗算（ＩＭＵＬ）、移動（ＭＯＶ）などの整数命
令も、フェッチ／デコード／発行ユニット１８によって
整数ユニット２１へ発行される。浮動小数点ユニット２
０はそれに関して実行を行うためにユニット１８から発
行された浮動小数点命令を受取る。浮動小数点ユニット
２０は実行ユニット２７（図４）を有している。ＦＰＵ
２０は６４ビットインターフェースを具備する８個の８
０ビットレジスタを有しており且つ並列的な実行を行う
ことが可能である。例示的なインテルアーキテクチャ浮
動小数点ユニット２０はｘ８７命令セットを使用し且つ
ＩＥＥＥ標準７５４と適合性を有している。ロード／ス
トアユニット２２はメモリサブシステムに亘ってのデー
タの一貫性を確保するスヌープ即ち詮索メカニズムを有
している。本発明は、以下に更に詳細に説明するよう
に、このスヌープ（詮索）メカニズムを利用する。

【００３０】図４を参照すると、マイクロプロセサ１０
の浮動小数点ユニット２０のブロック図が示されてい
る。図４から理解することが可能であるように、浮動小
数点及びＭＭＸ命令は、両方共、ＦＰＵ２０によって実
行される。浮動小数点／ＭＭＸ命令は、フェッチ／デコ
ード／発行ユニット１８から発行され、そこで、それら
は浮動小数点命令であるか又はＭＭＸ命令であるかを決
定するために予めデコードされる。浮動小数点レジスタ
セット０，１１０及び／又はレジスタセット１，１００
の使用を指定するためにこのステージにおいて付加的な
回路が設けられている。浮動小数点／ＭＭＸ命令は、場
合によって、ＦＰレジスタセット１００，１１０内のそ
れらの対応するオペランドデータと関連している。

【００３１】ＦＰ（浮動小数点）／ＭＭＸデコードユニ
ット５１は、上述したように、フェッチ／デコード／発
行ユニット１８から予めデコードされた命令を受取る。
浮動小数点／ＭＭＸ命令は、浮動小数点／ＭＭＸデコー
ドユニット５１において完全にデコードされる。次い
で、その命令は、実行ユニット２７上での処理のために
ディスパッチされる前に、浮動小数点／ＭＭＸ命令キュ
ー５５内に格納される。ディスパッチユニット２４は、
ＦＰ命令キュー５５からの命令が何時実行ユニット２７
へ供給されるべきかを決定する。該命令は、次いで、実
行を行うために実行ユニット２７へ供給される。該命令
（浮動小数点又はＭＭＸ）は、浮動小数点実行ユニット
２７によって実行される。実行ユニット２７は、例えば
加算、乗算、シフト、絶対値、負数値演算などの典型的
な浮動小数点演算を実行する。ＦＰ実行ユニット２７の
出力は結果キュー２５へ供給され、そこで実行結果がバ
ッファされる。結果キュー２５からの結果データは、フ
ェッチ／デコード／発行ステージ１８によって指定され
たような態様で、レジスタファイル１００，１１０へ書
戻される。更に、さらなる処理が必要とされる場合に
は、中間結果データを、実行ユニット２７，結果キュー
２５又はレジスタセット１００，１１０から直接的にデ
ィスパッチユニット２４へ供給することが可能である。
マイクロプロセサは、典型的に、ＦＰレジスタファイル
１１０をアップデートする浮動小数点又はＭＭＸ命令で
初期化される。浮動小数点又はＭＭＸストア（格納）命
令は、レジスタファイル１００，１１０からの完了した
結果をロード／ストアユニット２２を介してメインメモ
リ１３へ書戻す。

【００３２】次に、本発明の文脈切換え技術について説
明するが、その場合に、一次的浮動小数点及び二次的レ
ジスタが実行されるタスク（浮動小数点／ＭＭＸ）に依
存して指定される。

【００３３】図５はそれと関連する１ビットの修正され
た／修正されていないビットフィールド１０１を具備す
る二次的レジスタ１００を示している。二次的レジスタ
ファイル１００内の各レジスタは、対応するレジスタ
（Ｒ０−Ｒ７）が修正されているか否かを表わす修正／
無修正ビット（Ｍ０−Ｍ７）が取付けられている。この
修正／無修正ビットは０へ初期化される。二次的レジス
タのうちの一つが修正されると、その対応する修正／無
修正ビットは１へセットされる。浮動小数点一次的レジ
スタファイル１１０も図５に示してある。二次的レジス
タファイル１００及び浮動小数点一次的レジスタファイ
ル１１０の各々は、図１及び２に関連して上述したよう
な８個のレジスタを有している。

【００３４】従って、初期化及び初期的な浮動小数点演
算期間中に、二次的レジスタファイル１００及び浮動小
数点一次的レジスタファイル１１０はそれらのレジスタ
内において同一の情報を有しており、従って二次的レジ
スタファイルは浮動小数点一次的レジスタファイルのミ
ラーイメージである。

【００３５】一次的レジスタファイル内の内容はＦＳＡ
ＶＥ／ＦＳＴＥＮＶ命令上に維持され且つ二次的レジス
タファイルは、ＦＳＡＶＥ／ＦＳＴＥＮＶ命令の後のタ
スクのために使用される。例えばＦＲＳＴＯＲ／ＦＬＤ
ＥＮＶなどの回復命令が実行されると、アクティブ即ち
活性状態のレジスタファイルは一次的レジスタである。
一次的ファイルと二次的ファイルとの間での一貫性を維
持するために、一組の修正／無修正ビットが使用され
る。これらの修正／無修正ビットは、対応するレジスタ
の内容が修正されている場合（異なる場合）に使用され
る（供給される）。読取り動作がレジスタに関して行わ
れる場合に、対応する修正／無修正ビットが読取られ
る。修正／無修正ビットがクリアされると（ｓｅｔ＝
０）、一次的レジスタファイルの内容が読取られ、そう
でない場合には、二次的レジスタファイルの内容が読取
られる。

【００３６】本発明は修正／無修正ビットをセット
（１）又はクリア（０）するための幾つかの規則を使用
する。

【００３７】１．リセットの場合に修正／無修正ビット
をクリアする。

【００３８】２．ＦＳＡＶＥ／ＦＳＴＥＮＶ命令の実行
時に修正／無修正ビットをクリアする。

【００３９】３．レジスタ書込みを実施する場合に対応
するレジスタの修正／無修正ビットをセットする。

【００４０】４．最後の動作がＦＲＳＴＯＲである場合
には、修正／無修正ビットを変更することはない。

【００４１】本発明は、一次的又は二次的レジスタファ
イルが最後の文脈変化、即ちＦＳＡＶＥ又はＦＲＳＴＯ
Ｒに依存して書込まれるべきか否かを決定する以下の規
則を使用する。

【００４２】１．最後の動作がＦＳＡＶＥ／ＦＳＴＥＮ
Ｖである場合には、二次的レジスタファイルへ書込む。

【００４３】２．最後の動作がＦＲＳＴＯＲ／ＦＬＤＥ
ＮＶである場合には、一次的レジスタファイルへ書込
む。

【００４４】初期化において、一次的レジスタファイル
が使用される。修正／無修正ビットの全てがクリアされ
る（ｓｅｔ＝０）。

【００４５】次に、図６を参照して本発明を説明する
が、その場合に、マイクロプロセサは浮動小数点モード
で初期化され且つ浮動小数点演算の実行を開始するもの
と仮定する。上述したように、本発明は、例えば異なる
浮動小数点タスクの間、又はＭＭＸタスクの間などの同
一の文脈内においてのタスク切換えにも適用可能であ
る。ＦＰ演算を完了した後に、タスクがＭＭＸマルチメ
ディア演算などへスイッチされる。ＭＭＸ演算は侵入性
のものであるから、プログラマ及び／又はオペレーティ
ングシステムは、ＦＳＡＶＥ／ＦＳＴＥＮＶ命令を使用
してエリア即ち区域を保存するために浮動小数点状態を
保存する。ＦＳＡＶＥ／ＦＳＴＥＮＶが退避すると、プ
ロセサはＭＭＸ命令などの実行のために二次的レジスタ
ファイルへ切換える。即ち、ＦＳＡＶＥ／ＦＳＴＥＮＶ
命令の後に、本プロセサは二次的レジスタファイルのみ
をアップデートし且つ一次的レジスタファイルをアップ
デートすることはない。本プロセサは二次的レジスタフ
ァイルのみをアップデートし、従って浮動小数点演算の
状態は、浮動小数点一次的レジスタ１１０において不変
のままである。この様に、マイクロプロセサは、ＭＭＸ
／浮動小数点演算のために二次的レジスタファイル１０
０を利用する一方、さらなる使用のために、レジスタフ
ァイル１１０内に浮動小数点／ＭＭＸ演算の状態を維持
すること即ち保存することが可能である。以下に更に詳
細に説明するように、タスクが浮動小数点演算へ復帰す
ると、メモリサブシステムからの状態情報を検索するこ
との必要性なしに、演算を再開するために一次的レジス
タファイル１１０からの浮動小数点状態を使用する（本
明細書においては、「メモリサブシステム」とは、メイ
ンメモリ及びメモリ制御器、中間キャッシュ格納部及び
キャッシュ制御器のことを意味する）。

【００４６】又、ＦＳＡＶＥ／ＦＳＴＥＮＶ命令に対応
するアドレスがスヌープアドレスレジスタ１２０内に保
存され、該レジスタは有効ビットフィールド「Ｖ」１２
１を有している。アドレスがＦＳＡＶＥ／ＦＳＴＥＮＶ
命令に従って保存されると、有効ビットがターンオンさ
れる（ｓｅｔ＝１）。更に、ロード／ストアユニット２
２へ信号が送られ、ＦＳＡＶＥ／ＦＳＴＥＮＶアドレス
に対応するアドレスをスヌープヒットのためにモニタさ
せる。スヌープヒットが発生すると、保存したアドレス
の有効ビット「Ｖ」がクリアされ（ｓｅｔ＝０）、その
ことは、保存されているレジスタファイルの内容（この
場合には、一次的レジスタ１１０）が無効であり且つ状
態情報がメモリから検索されねばならないことを表わ
す。又、ＦＳＡＶＥ／ＦＳＴＥＮＶアドレスに対応する
アドレスの一致に対して全ての格納動作をモニタする。
アドレス保存に対してストア即ち格納を実施すると、有
効ビットがｓｅｔ＝０となり、この場合にも、状態情報
が修正されており且つメモリから回復されねばならない
ことを表わす。

【００４７】ＦＳＡＶＥ／ＦＳＴＥＮＶ命令に対応する
格納されているエリア（区域）保存アドレスに対する有
効ビットを制御するために本発明によって以下の規則が
使用される。

【００４８】１．ＦＳＡＶＥ／ＦＳＴＥＮＶ命令が実行
された後に有効ビットをセット。

【００４９】２．一次的レジスタの内容が修正されてい
ない場合には、ＦＲＳＴＯＲ／ＦＬＤＥＮＶ命令を実行
した後に有効ビットをクリア。

【００５０】前述したメカニズムは、本発明のマイクロ
プロセサ上で稼動するソフトウエアに対するプログラム
の一体性即ち信頼性を与えている。本発明は、通常、メ
モリサブシステムからの状態情報を格納する必要性を取
除くことによって、保存及び回復機能を最適化させる。
なぜならば、プログラムアプリケーションは保存区域を
直接的に修正することは稀であることが知られているか
らである。プログラムが保存区域を修正する場合には、
アプリケーションにペナルティが課され且つメモリサブ
システム内の対応する保存区域から情報を獲得せねばな
らない。従って、浮動小数点状態は、時間の大部分にお
いて一次的浮動小数点レジスタファイル１１０から検索
することが可能であり、それにより、全体的なプロセサ
の性能を著しく増加させる。

【００５１】この点において、浮動小数点状態情報がメ
モリサブシステム（保存区域）へ保存され且つ凍結され
た一次的レジスタファイル１１０内に維持される。従っ
て、入力してくるＭＭＸタスク／サブルーチンは、マル
チメディア命令又は異なる文脈からのＦＰ命令のために
二次的レジスタファイル１００を使用することが可能で
ある。ＭＭＸタスクが二次的レジスタへ書込みを行う場
合に、対応する修正／無修正ビットがセットされる。Ｆ
ＳＡＶＥ／ＦＳＴＥＮＶエリア（区域）に対応するスト
ア（格納）命令は通常の格納命令と同一のパスをとる。

【００５２】ＭＭＸタスクは、通常、ＭＭＸ演算を実施
する前に、ＭＭＸレジスタをロードする。ＭＭＸタスク
がレジスタロード動作を実施すると、フィールド１０１
内の修正／無修正ビットはｓｅｔ＝１となり、二次的レ
ジスタファイル１００内の関連するレジスタが修正され
且つ一次的浮動小数点レジスタファイル内の同一のレジ
スタとは異なるものであることを表わす。即ち、二次的
レジスタファイル１００のレジスタＲ０が修正される
と、フィールド１０１内のそれと関連するビットＭ０は
１にセットされる。しかしながら、一次的レジスタファ
イル１１０のレジスタＲ０はその修正されない状態に維
持され、即ちそれは、ＦＳＡＶＥ／ＦＳＴＥＮＶが実行
された時の状態のままである。

【００５３】次に、図７を参照して、ＭＭＸタスクが終
了し且つ浮動小数点タスクが再開される状態について説
明する。浮動小数点状態は、ＦＲＳＴＯＲ／ＦＬＤＥＮ
Ｖ命令を実行することによって回復される。ＦＲＳＴＯ
Ｒ／ＦＬＤＥＮＶが退避される（完了する）前に、スヌ
ープヒット（ｓｎｏｏｐ ｈｉｔ）又は保存区域内の任
意のアドレスに対するストア（格納）動作（ＦＳＡＶＥ
／ＦＳＴＥＮＶ）が発生すると、ＦＲＳＴＯＲ／ＦＬＤ
ＥＮＶ命令の後の（それより若い）命令の全てがフラッ
シュされ且つ再発行される。この場合には、前の状態は
メモリサブシステムから回復される。なぜならば、保存
区域内の情報は無効となるからである（ストア（格納）
又はスヌープヒットが発生し、データ／命令が修正され
ていることを表わす）。ＦＲＳＴＯＲ／ＦＬＤＥＮＶに
対応するアドレスが保存区域アドレスＦＳＡＶＥ／ＦＳ
ＴＥＮＶ（アプリケーション／タスクが前に保存した状
態を回復することを確保するため）とマッチングされ、
且つ一致が存在し且つ保存区域アドレスが有効（Ｖビッ
トがセット）であると、ＦＰ状態は、ＭＭＸ演算期間中
に維持されていた一次的浮動小数点レジスタファイル１
１０から回復することが可能である。しかしながら、ア
ドレスが一致しない場合には、ＦＲＳＴＯＲ／ＦＬＤＥ
ＮＶに対応するアドレスにおけるメモリサブシステムか
らのロード動作が実施されてＦＰ状態を回復する。

【００５４】スヌープヒット又は格納動作がメモリ内の
保存区域に対して発生した場合には、浮動小数点／ＭＭ
Ｘ状態がメモリサブシステムから回復される。本発明に
よってスヌープメカニズムを設けることは、何ら付加的
な犠牲又はオーバーヘッドを発生するものではない。な
ぜならば、今日入手可能なマイクロプロセサのほとんど
は、既に、スヌープ能力を有しているからである。スヌ
ープメカニズムは、基本的に、スヌープレジスタ１２０
内の第一アドレスがＦＳＡＶＥ／ＦＳＴＥＮＶ命令のア
ドレスと一致するか否かを決定するレンジ比較器などを
有している。有効ビットに加えて、関連するレコードも
格納され、それはオペランド長が１６ビットか又は３２
ビットかを表わす。

【００５５】図７に示されているように、メモリサブシ
ステムからのロード操作は、メモリ保存区域から一次的
ＦＰレジスタファイルへ復帰させる。一次的レジスタフ
ァイルを復帰した後に、ＦＰタスクは一次的浮動小数点
レジスタファイル１１０のみをアップデートする。又、
一次的レジスタファイルを復帰すると、フィールド１０
１における修正／無修正ビット及びビットフィールド１
２１における有効ビットがクリアされる。全ての読取り
動作が一次的レジスタから行われ且つ全ての書込み動作
が一次的レジスタファイルに対して実施される。ＦＲＳ
ＴＯＲ／ＦＬＤＥＮＶ（より若いもの）の後に発生する
全ての浮動小数点演算はＦＲＳＴＯＲ／ＦＬＤＥＮＶ命
令に依存し且つ一次的レジスタファイルを使用する。

【００５６】オペレーティングシステムが浮動小数点命
令からＭＭＸ演算へタスクを切換えると（図８）、オペ
レーティングシステム即ちＯＳは、ＦＳＡＶＥ／ＦＳＴ
ＥＮＶ命令を実行させ、それは前述した如くＦＰ状態を
保存する。保存区域のアドレスが、図８に示したよう
に、スヌープ（詮索）／ストア（格納）モニタ動作を行
うためにレジスタ１２０内にストア即ち格納される。

【００５７】ＭＭＸタスクは、通常、ＭＭＸ操作を実施
する前にＭＭＸレジスタをロードする。しかしながら、
ＭＭＸタスクが保存又は読取り・修正・書込み動作（Ｐ
ＯＲ、ＰＡＮＤ）などをＭＭＸレジスタをアップデート
する前に実施すると、二次的レジスタ１００の修正／無
修正ビット（フィールド１０１）が、そのレジスタが修
正されているか否か（ビット＝１）であるか否かを決定
するために比較、即ちテストされる。そうでない場合に
は、一次的レジスタファイル１１０からの対応するレジ
スタの内容が計算のために使用される。より詳細に説明
すると、二次的レジスタファイル１００のレジスタＲ０
に対するＭＭＸ保存操作が発生すると、本発明は、修正
／無修正ビットＭ０をテストする。Ｍ０がｓｅｔ（セッ
ト）＝０（無修正）であると、対応する一次的レジスタ
Ｒ０からのデータ／命令が使用される。タスクが浮動小
数点演算からＭＭＸへスイッチ即ち切換わると、一次的
浮動小数点レジスタファイルに対するアップデートが終
了され、浮動小数点レジスタ（保存区域）の一体性が維
持される。より詳細に説明すると、二次的レジスタファ
イル内の特定のレジスタに対応する修正／無修正ビット
が修正されない場合には、一次的レジスタファイル内の
対応するレジスタの内容がＭＭＸ保存操作のために使用
される。しかしながら、修正／無修正ビットがｓｅｔ＝
１であると、そのことはデータが修正されていることを
表わし、二次的レジスタの内容がＭＭＸ保存操作のため
に使用される。これは、修正された二次的レジスタに対
応する一次的レジスタファイル内のデータが誤っている
という事実に起因するものである。即ち、二次的レジス
タ内の修正されたデータは最も現在のデータであり、一
方一次的レジスタ内の対応するデータは古いものであ
る。この様に、情報が、一次的レジスタファイルから
か、又は二次的レジスタファイルから、二次的レジスタ
ファイル内の情報の修正／無修正ステータスに依存し
て、選択的に使用される。

【００５８】ある場合には、何ら中間的な格納命令（Ｆ
ＲＳＴＯＲ／ＦＬＤＥＮＶ）なしで、逐次的な、即ち連
続する保存命令（ＦＳＡＶＥ／ＦＳＴＥＮＶ）が存在す
る可能性がある。本発明は全ての場合において動作する
完全な解決法であるので、この可能性についても対処せ
ねばならない。

【００５９】図９に示したように、現在のタスクは二次
的レジスタファイル１００を使用している。プロセサが
ＦＳＡＶＥ／ＦＳＴＥＮＶ命令を実行すると、前に説明
した規則に従って、最後のＦＳＡＶＥ／ＦＳＴＥＮＶ命
令以来中間的なＦＲＳＴＯＲ／ＦＬＤＥＮＶが存在した
か否かを判別する。そうでない場合には、プロセサは、
各二次的レジスタの修正／無修正ビットをチェックす
る。それがセットされている場合には（１）、プロセサ
は修正された二次的レジスタの内容を対応する一次的レ
ジスタへ保存する。この転送は、マイクロコードを使用
して実行することが可能であり、それはフィールド１０
１内の修正／無修正ビットのステータスをチェックす
る。又、この二つのレジスタファイル間の転送は典型的
な浮動小数点型の転送（マイクロコードで実現される）
ではないので、浮動小数点ＡＬＵにおける操作（演算）
は、一つのレジスタファイル（例えば、二次的ファイル
１００）から別のレジスタファイル（例えば、一次的フ
ァイル１１０）への１対１の転送を実施するために定義
される。

【００６０】図１０はタスク（ＦＰ又はＭＭＸ）が二次
的レジスタファイルを使用して実行している場合の状態
を示している。二つの影線を付けたレジスタが示されて
おり、それらはセットされた（１）である対応する修正
／無修正ビットを有していることを理解することが可能
である。図１１に示したように、プロセサがＦＳＡＶＥ
／ＦＳＴＥＮＶ命令を実行すると、修正された二次的レ
ジスタが対応する一次的レジスタへ転送される。例え
ば、図５を図９，１０，１１と関連して検討すると、二
次的レジスタＲ２及びＲ５が修正されているものとして
指定されている場合（即ち、修正／無修正ビットＭ２及
びＭ５がｓｅｔ＝１に設定されている）、保存操作（Ｆ
ＳＡＶＥ／ＦＳＴＥＮＶ）が実行されると、これらの修
正されたレジスタＲ２及びＲ５は二次的レジスタファイ
ル１００から一次的レジスタファイル１１０へ転送され
る（図１１）。これらの修正されたレジスタの内容を二
次的レジスタファイルからコピーした後に、全ての修正
／無修正ビットがクリアされ、ＦＳＡＶＥ／ＦＳＴＥＮ
Ｖ命令内にエンコードされているアドレスに対する有効
ビット１２１がセットされ、且つＦＳＡＶＥ／ＦＳＴＥ
ＮＶ命令に対応するアドレスが保存される。この点にお
いて、本発明は、タスクが一次的レジスタ１１０を使用
して開始することが可能であるようにレジスタをリセッ
トしている。この様に、最も現在のデータを包含する修
正されたレジスタが一次的レジスタへ保存され、ＦＳＡ
ＶＥ／ＦＳＴＥＮＶ命令（それは一次的レジスタファイ
ルの状態を保存する）は最も現在のデータを有してい
る。即ち、二次的レジスタファイルからの修正されたデ
ータ（現在のタスクが二次的レジスタファイルに関して
実行されているので、それは最もアップツーデート即ち
最近のデータである）が一次的レジスタファイル内に格
納される。ＦＳＡＶＥ／ＦＳＴＥＮＶ命令が実行される
と、一次的レジスタファイルがメモリ保存区域内に格納
される。

【００６１】次いで、図１２に示したように、一次的レ
ジスタファイルを使用して新たなタスク（ＦＰ又はＭＭ
Ｘ）が開始する。プロセサが別のＦＳＡＶＥ／ＦＳＴＥ
ＮＶ命令を実行すると、二次的レジスタファイルからの
修正されたレジスタが一次的レジスタファイル内にコピ
ーされ且つ本プログラムは二次的レジスタファイルへの
書込みを継続して行う。このことは、一次的レジスタフ
ァイルがタスクの切換え時（一次的レジスタファイルへ
の切換え）において現在の内容を有するものであること
を確保する。修正／無修正ビットの全てがクリアされ
る。ＦＳＡＶＥ／ＦＳＴＥＮＶ命令に対応するアドレス
が保存され且つその有効ビットがターンオンされる
（１）。

【００６２】図１３を参照すると、プロセサがＦＲＳＴ
ＯＲ／ＦＬＤＥＮＶ命令を実行し、且つＦＲＳＴＯＲ／
ＦＬＤＥＮＶ命令のアドレスが最後のＦＳＡＶＥ／ＦＳ
ＴＥＮＶ命令に対応するアドレスと一致し、且つその有
効ビットがターンオンされると（即ち保存区域が修正さ
れていない）、プロセサは一次的レジスタファイルへス
イッチする。その有効ビットがリセットされる。一次的
レジスタファイルの内容は、最後のＦＳＡＶＥ／ＦＬＤ
ＥＮＶ命令が実行された時に存在していたものと同一で
あり、即ち一次的レジスタは保存区域と同一である。

【００６３】プロセサが２番目のＦＲＳＴＯＲ／ＦＬＤ
ＥＮＶを実行し且つ最後のＦＳＡＶＥ／ＦＳＴＥＮＶに
対応するアドレスがＦＲＳＴＯＲ／ＦＬＤＥＮＶ命令の
アドレスと一致し且つレジスタのうちの何れもが修正さ
れていない場合には、プロセサは、一次的レジスタを継
続して使用し且つＦＲＳＴＯＲ／ＦＬＤＥＮＶ命令をＮ
ＯＰ（操作なし）と考える。この場合には、一次的レジ
スタ１１０は保存区域に対応する。一次的レジスタが修
正されている場合には、前のＦＳＡＶＥ／ＦＳＴＥＮＶ
命令に対応するレジスタの内容が喪失され且つプロセサ
はメモリサブシステムから一次的レジスタファイルの内
容を回復せねばならない。この場合には、有効ビット１
２１もリセットされる。

【００６４】図１５Ａ乃至１５Ｃを参照して、本発明の
動作を、本発明によって実現されるプロセスを表わすフ
ローチャートを使用して更に詳細に説明する。注意すべ
きことであるが、説明の便宜上、この説明は浮動小数点
演算とＭＭＸ演算との間の文脈切換えの例を使用する。
しかしながら、本プロセスは例えば異なる浮動小数点文
脈の間などの任意のその他の文脈の間の切換えに適用す
ることが可能である。ステップ１において、本プログラ
ムが開始され、且つステップ２において初期化され、そ
れは浮動小数点命令がレジスタをアップデートする場合
に一次的浮動小数点レジスタ１１０のみをアップデート
させるためにレジスタファイルを初期化させ、且つ二次
的レジスタファイル１００のフィールド１０１内の修正
／無修正ビットを０へクリアさせること（ｓｅｔ＝０）
を包含している。説明の便宜上、実行されるべき現在の
タスクが浮動小数点演算であると仮定する。ステップ３
において、浮動小数点タスクは一次的レジスタファイル
１１０のみを使用して実行される。次いで、ステップ４
において、ＭＭＸ演算へのタスク切換えが発生すべきか
否かが判別される。そうでない場合には、プロセスはス
テップ３へループバックし、且つプロセサは浮動小数点
タスクの実行を継続して行う。しかしながら、ステップ
４において、ＭＭＸ演算へのタスクの切換えが発生すべ
きであることが判別されると、ステップ５において、Ｆ
ＳＡＶＥ／ＦＳＴＥＮＶ命令が実行されて、一次的レジ
スタファイル１００によって反映された状態で浮動小数
点状態の状態を保存する。ＭＭＸ演算は侵入的なもので
あり、従ってプログラマ及び／又はオペレーティングシ
ステムは浮動小数点状態を保存区域へ保存する。

【００６５】ＦＳＡＶＥ／ＦＳＴＥＮＶ命令が実行する
と、プロセサは二次的レジスタファイル１００へスイッ
チし且つ保存区域を維持するために一次的レジスタファ
イル１１０をアップデートすることはない（ステップ
６）。ステップ７において、一次的レジスタの状態が格
納されているメモリ内の保存区域のアドレスがレジスタ
１２０内に保存され且つフィールド１２１における有効
ビット「Ｖ」がｓｅｔ＝１にセットされる。次いで、ス
テップ８が信号をロード／ストアユニット２２へ送り、
該ユニットは、スヌープ（詮索）操作をして、レジスタ
１２０内の保存したアドレスに関する動作を開始させ
る。一般的に、ＭＭＸタスクはレジスタＲ０−Ｒ７をＭ
ＭＸ演算を実行する前に、二次的レジスタファイル１０
０内にロードする。ステップ９において、二次的レジス
タファイルがロードされ、且つフィールド１０１内の対
応する修正／無修正ビットをｓｅｔ＝１へセットし、ロ
ードされたレジスタがその前の内容に関して修正されて
いることを表わす。次いで、ＭＭＸタスクがステップ１
０において実行される。

【００６６】次いで、ステップ１１において、浮動小数
点（ＦＰ）演算への文脈切換えが発生すべきか否かが判
別される。そうでない場合には、プロセスはステップ１
０へループバックすることによってＭＭＸタスクを継続
して行う。しかしながら、浮動小数点タスクへの文脈切
換えが発生すべき場合には、前の浮動小数点状態が回復
されねばならない。即ち、一次的レジスタファイルは前
の浮動小数点タスクが終了した時に存在していた状態へ
復帰されねばならない。ＦＲＳＴＯＲ／ＦＬＤＥＮＶ命
令がステップ１２において実行されて前に保存したＦＰ
状態を回復する。本発明は、ステップ１３において、ス
ヌープヒットが保存区域に対して発生したか、又は格納
命令が該保存区域へアクセスしたか否かを有効ビット１
２１をチェックすることによって判別する。そのビット
がｓｅｔ＝０にセットされている場合には、スヌープヒ
ット又はストア（格納）が保存区域に対して発生してお
り且つＦＲＳＴＯＲ／ＦＬＤＥＮＶ命令が実行された以
後に発行された全ての命令がフラッシュされ且つ再発行
されねばならない（ステップ１６）。ステップ１７にお
いて、保存区域が修正されているので、一次的レジスタ
はメモリサブシステムから回復される。ステップ１３に
おいて、スヌープヒット又はストア（格納）操作が保存
区域に対して発生しなかったことが判別された場合に
は、ステップ１４は、レジスタ１２０における保存区域
アドレスがＦＲＳＴＯＲ／ＦＬＤＥＮＶ命令においてエ
ンコードされているアドレスと一致しているか否かを決
定する。そうでない場合には、ＦＰ状態がメモリサブシ
ステムから回復されねばならず、且つ本プロセスはステ
ップ１７へ継続する。しかしながら、保存区域及びＦＲ
ＳＴＯＲ／ＦＬＤＥＮＶアドレスが一致する場合には、
ＦＰ状態を、その状態が維持されている一次的レジスタ
ファイルへスイッチすることによって回復することが可
能であり、それにより必要とされるＣＰＵサイクルの数
を最小とさせる（ステップ１５）。ステップ１５及び１
７に続いて、二次的レジスタファイルのフィールド１０
１における修正／無修正ビット及び有効ビット１２１が
ステップ１８においてクリアされる（ｓｅｔ＝０）。浮
動小数点状態が回復された後に、本プロセサは、ステッ
プ１９において浮動小数点タスクを実行し且つ一次的レ
ジスタファイル１１０のみをアップデートする。

【００６７】次いで、ステップ２０は、ＭＭＸタスクへ
のスイッチバックが発生すべきか否かを決定する。そう
でない場合には、本プロセスは、ステップ１９へループ
バックし且つ浮動小数点タスクの処理を継続して行う。
ＭＭＸ（又は別の文脈）への文脈切換えが発生すべき場
合には、ステップ２１が、ＦＳＡＶＥ／ＦＳＴＥＮＶ命
令を実行することによって浮動小数点状態を保存し、そ
れは一次的レジスタファイルの状態をメモリ内の保存区
域へ保存する。該保存区域のアドレスがステップ２２に
おいてレジスタ１２０内に格納され、従ってスヌープ／
ストア操作のモニタ動作が発生することが可能である。
又、ステップ２２において、フィールド１２１内の有効
ビットが論理１へセットされる。本プロセサは、次い
で、二次的レジスタファイル１００へスイッチし且つ保
存区域を維持するために一次的レジスタファイル１１０
をアップデートすることを終了する（ステップ２３）。

【００６８】次いで、ステップ２４において、ＭＭＸ保
存操作又は読取り・修正・書込み（ＲＭＷ）操作が、二
次的レジスタがＭＭＸタスクによってロードされる前に
実現されるか否かを決定する。ＭＭＸタスクがその通常
の態様で動作し（即ち、保存又はＲＭＷがレジスタのロ
ーディングの前に発生することはない）、且つＭＭＸ演
算を実行する前に二次的レジスタをロードすると、本発
明プロセスはステップ２８へスキップし且つ二次的レジ
スタファイルがＭＭＸタスクによってロードされる。し
かしながら、ＭＭＸタスクが二次的レジスタファイルを
ローディングする前に保存又はＲＭＷを実現する場合に
は、本発明プロセスはステップ２５へ移行する。このス
テップは、フィールド１０１内の修正／無修正ビットの
何れかがｓｅｔ＝１即ち１にセットされているか否かを
決定し、その場合には、二次的レジスタファイル１００
内におけるそれらの対応するレジスタに対して修正が行
われていることを表わす。そうでない場合には、二次的
レジスタファイル１００内の修正されていないレジスタ
に対応する一次的レジスタファイル１１０内のレジスタ
がステップ２６において保存される。対応する修正／無
修正ビットがｓｅｔ＝１即ち１にセットされている二次
的レジスタファイル内のレジスタの場合には、前の保存
またはＲＭＷ操作がそのレジスタを修正したことを表わ
し、二次的レジスタファイル１００からの修正したレジ
スタの内容を保存する（ステップ２７）。上述したよう
に、対応する修正／無修正ビットが１にセットされてい
る二次的レジスタ内の修正されているデータが最も現在
のデータであり且つ選択的に保存される。二次的レジス
タファイル内のデータが一次的レジスタファイル内のデ
ータと同一である場合には（修正／無修正ビットがｓｅ
ｔ＝０、即ち０にセットされている）、一次的レジスタ
ファイル内のデータが保存される。

【００６９】ステップ２６に続いて、本発明プロセス
は、ステップ２７へ移行し、そこで、二次的レジスタフ
ァイル内の残りの修正されたレジスタ（即ち、フィール
ド１０１内の対応するビットを有するレジスタが１にセ
ットされている）が二次的レジスタファイルから保存さ
れる。本発明は、状態情報の選択的保存を行うことを可
能とすることを理解することが可能である。

【００７０】ステップ２７に続いて、ＭＭＸがステップ
２８において二次的レジスタファイルをロードする。次
いで、ＭＭＸタスクがステップ２９において実行され
る。次いで、ステップ３０において、浮動小数点演算へ
戻す文脈切換えが行われるべきか否かが判別される。そ
うでない場合には、本プロセスはステップ２９へループ
バックし且つＭＭＸタスクの実行を継続して行う。しか
しながら、浮動小数点演算への切換えが発生すべき場合
には、本発明プロセスはステップ１２へ帰り且つＦＲＳ
ＴＯＲ／ＦＬＤＥＮＶ命令が実行され、それにより浮動
小数点状態が回復される。

【００７１】従って、本発明は、二次的レジスタファイ
ルを使用することによってＦＰＵ、ＭＭＸ又はその他の
文脈状態を保存し且つ回復する場合にクロックサイクル
の数を著しく減少させることを可能とすることを理解す
ることが可能である。前の文脈の状態がその文脈のレジ
スタファイル、例えばＦＰ、ＭＭＸ（一次的、二次的レ
ジスタファイル）内に維持されるので、選択的文脈格納
を行うことが可能である。

【００７２】文脈保存操作が発生すると、その状態は選
択的にメモリサブシステムへ保存される。即ち、前の文
脈における修正されたレジスタのみが保存されることを
必要とするに過ぎない（即ち、二次的レジスタファイル
内の修正されたレジスタである）。なぜならば、修正さ
れていないレジスタの保存は、既に、ＦＳＡＶＥ命令の
実行に関連して行われているからである。この様に、バ
ストラフィック及びシステムオーバーヘッドが節約され
る。なぜならば、文脈の回復のためにアクセスする場合
のある情報のみが転送されるに過ぎないからである。

【００７３】前の文脈が回復されると、本発明は、最初
に、その文脈が保存されたメモリサブシステム内の区域
に対してスヌープヒットが発生したか否かを判別するた
めのチェックを行う。スヌープヒットが発生していた場
合には、その文脈はメモリから回復されねばならない。
しかし、スヌープヒットが発生しなかった場合（それが
ほとんどの場合である）且つ前のレジスタ（一次的／二
次的）が修正されていなかった場合には、回復は、前の
文脈の操作を単に再開することによって発生することが
可能である。

【００７４】別の好適実施例においては、ＦＳＡＶＥ及
びＦＲＳＴＯＲ命令を実行することに関連する待ち時間
が、浮動小数点及び／又はＭＭＸ状態に対するデータキ
ャッシュ内のエリア即ち区域をリザーブすることによっ
て、減少させることが可能である。このデータキャッシ
ュ内にリザーブした区域は置換されることはない。この
技術は浮動小数点状態を保存／回復するために必要とさ
れるＣＰＵサイクル数を少なくとも１２−１５ＣＰＵサ
イクルへ減少させるが、それは従来のＦＰ保存／格納操
作によって必要とされる１２８−２５０クロックサイク
ルと比較して著しく小さなものである。キャッシュは何
れの時刻においてもメインメモリ内に浮動小数点／ＭＭ
Ｘ状態を保存することはないので、サイクルが節約され
る。ＦＲＳＴＯＲ命令が実行されると、同一のデータを
キャッシュ内のリザーブした位置から回復することが可
能である。この好適実施例においては、その他の命令が
キャッシュ内のＦＰＵ／ＭＭＸリザーブ区域内に格納さ
れているデータを修正するか又は上書きすることを防止
するためのメカニズムが設けられねばならない。ＦＰＵ
／ＭＭＸ区域をリザーブするためにキャッシュに対して
信号を送るための特別のビット又はレジスタが必要とさ
れる。この解決方法と関連するトレードオフ即ち利益衡
量は、ソフトウエアがＦＰＵ／ＭＭＸ区域をリザーブす
るためにキャッシュに対して信号を供給することが必要
とされるということである。従って、インテルプラット
フォームに対して書かれている現在の市場において存在
する現在のコードに対する向上が必要とされる。この好
適実施例の場合には別のトレードオフが存在している。
なぜならば、リザーブされた部分はその他のマイクロプ
ロセサ操作のためにそのキャッシュの部分を使用するこ
とを排除するので、キャッシュ区域が実効的に減少され
るからである。このトレードオフはほとんどの設計の場
合に許容可能なものであると思われる。なぜならば、キ
ャッシュ寸法は今日のマイクロプロセサにおいて使用さ
れている新たな技術の場合に益々大型化しているからで
ある。

【００７５】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ制限
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。

【図面の簡単な説明】

【図１】 インテルアーキテクチャマイクロプロセサに
おける浮動小数点実行ユニットによって使用される浮動
小数点状態の種々のレジスタを示した概略ブロック図。

【図２】 マルチメディア操作のためにＭＭＸ命令によ
って浮動小数点レジスタを使用する状態を示した図１に
図示したレジスタの概略ブロック図。

【図３】 本発明の好適実施例を実現することの可能な
例示的なマイクロプロセサを示した概略ブロック図。

【図４】 図３のマイクロプロセサの浮動小数点ユニッ
トを示した概略ブロック図。

【図５】 初期化期間中における一次的浮動小数点レジ
スタファイル及び二次的レジスタファイルを示した概略
ブロック図。

【図６】 ＭＭＸタスクへの切換え期間中の一次的及び
二次的浮動小数点レジスタ及び保存区域アドレスレジス
タを示した概略図。

【図７】 ＭＭＸから浮動小数点タスクへの切換え期間
中における本発明の一次的及び二次的浮動小数点レジス
タを示した概略図。

【図８】 ＭＭＸタスクへ復帰切換え期間中の一次的及
び二次的浮動小数点レジスタを示した概略図。

【図９】 二次的レジスタファイルを使用する現在のタ
スクの場合の一次的及び二次的ＦＰレジスタの初期条件
を示した概略図。

【図１０】 現在のタスクの実行期間中にセットされて
いる修正／無修正ビットを示した概略図。

【図１１】 ＦＳＡＶＥ／ＦＳＴＥＮＶ命令の後の二次
的レジスタファイルから一次的レジスタファイルへの修
正されていない情報の転送を示した概略図。

【図１２】 修正／無修正ビットがクリアされ且つ第二
ＦＳＡＶＥ／ＦＳＴＥＮＶに遭遇した後（中間に介在す
るＦＲＳＴＯＲ／ＦＬＤＥＮＶなしで）の一次的レジス
タを使用して現在実行中のタスクの場合のタスク切換え
を示した概略図。

【図１３】 ＦＲＳＴＯＲ／ＦＬＤＥＮＶ命令を実行し
且つそのアドレスが最後のＦＳＡＶＥ／ＦＳＴＥＮＶの
アドレスと一致する場合の二次的レジスタファイルへ復
帰するタスク切換えを示した概略図。

【図１４】 第二ＦＲＳＴＯＲ／ＦＬＤＥＮＶ命令（中
間に介在するＦＳＡＶＥ／ＦＳＴＥＮＶなし）の実行し
た後で且つ直前のＦＳＡＶＥ／ＦＳＴＥＮＶとアドレス
が一致する場合の二次的レジスタファイルを継続して使
用するタスクを示した概略図。

【図１５Ａ】 浮動小数点演算とＭＭＸ演算などのタス
ク間の文脈切換え期間中の本発明によって実現される処
理ステップを示したフローチャート。

【図１５Ｂ】 浮動小数点演算とＭＭＸ演算などのタス
ク間の文脈切換え期間中の本発明によって実現される処
理ステップを示したフローチャート。

【図１５Ｃ】 浮動小数点演算とＭＭＸ演算などのタス
ク間の文脈切換え期間中の本発明によって実現される処
理ステップを示したフローチャート。

【符号の説明】

１ ＦＰＵデータレジスタファイル ２ 制御レジスタ ３ ステータスレジスタ ４ データレジスタタグワード ５ 命令ポインタ ６ データポインタ ７ タグフィールド １０ マイクロプロセサ １１ バスインターフェースユニット １２ システムバス １３ メインメモリ １５ Ｌ１命令キャッシュ １６ Ｌ１のデータキャッシュ １７ 分岐ターゲットバッファ １８ 命令フェッチ／デコードユニット １９ 命令プリフェッチバッファ ２０ ＦＰＵ（浮動小数点ユニット） ２１ 整数ユニット ２２ ロード／ストアユニット ２３ 入力／出力装置

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ナレッシュ エイチ． ソニ アメリカ合衆国， カリフォルニア 92037， ラ ホーラ， カミニト フレ スコ 8959 (72)発明者 デイビッド イサーマン アメリカ合衆国， カリフォルニア 92131， サン ディエゴ， アベニダ マグニフィコ 10232

Claims (21)

【特許請求の範囲】
1. 【請求項１】 第一タスクによって使用するための第一
   レジスタファイルと第二タスクによって使用するための
   第二レジスタファイルとを有するＣＰＵにおいて、前記
   第一及び第二タスクは前記ＣＰＵによって実行されるも
   のであり、 前記第二タスクへスイッチすると前記第一タスク用の第
   一状態情報を前記第一レジスタファイル内に保存する手
   段、 前記第二タスクの実行期間中に前記第一状態情報が修正
   されたか否かを決定する手段、 前記第一状態情報が修正されていない場合には前記第一
   タスクへスイッチすると前記第一レジスタファイルから
   前記第一状態情報を回復する手段、を有することを特徴
   とするＣＰＵ。
2. 【請求項２】 請求項１において、前記第一レジスタフ
   ァイルが複数個の第一レジスタを有しており且つ前記第
   二レジスタファイルが複数個の第二レジスタであって、
   各々が前記複数個の第一レジスタのうちの一つに対応し
   ている複数個の第二レジスタを有していることを特徴と
   するＣＰＵ。
3. 【請求項３】 請求項２において、更に、前記第二レジ
   スタファイルにおける前記第二レジスタのうちの何れか
   が修正される場合を表示する手段を有していることを特
   徴とするＣＰＵ。
4. 【請求項４】 請求項３において、更に、 前記第一タスクへスイッチすると前記第二タスクに対す
   る第二状態情報を保存する手段、 前記第二レジスタファイルにおける前記第二レジスタの
   うちの何れかが修正されたか否かを決定する手段、を有
   することを特徴とするＣＰＵ。
5. 【請求項５】 請求項４において、前記第二状態情報を
   保存する手段が、前記第二レジスタファイルにおける前
   記第二レジスタのうちの何れかが修正される場合に前記
   第二レジスタファイルからの前記第二状態情報を保存す
   る手段を有していることを特徴とするＣＰＵ。
6. 【請求項６】 請求項４において、前記第二状態情報を
   保存する手段が、更に、前記第二レジスタファイルにお
   ける前記第二レジスタのうちの修正されたものから前記
   第二状態情報を保存する手段を有しており、且つ前記第
   二レジスタのうちの修正されていないものに対応して前
   記第一レジスタからの前記第一状態情報を前記第二状態
   情報として保存する手段を有していることを特徴とする
   ＣＰＵ。
7. 【請求項７】 請求項１において、前記第一状態情報を
   保存する手段が、メモリ内の保存区域へ前記第一状態情
   報を格納することを特徴とするＣＰＵ。
8. 【請求項８】 請求項７において、前記決定する手段
   が、 前記保存区域に対応するアドレスを格納する手段、 前記保存区域がアクセスされたか否かを決定するために
   前記第二タスク期間中に前記保存区域アドレスに関して
   詮索する手段、 前記保存区域アドレスがアクセスされる場合に前記保存
   区域アドレスに対応する有効ビットを設定する手段、を
   有することを特徴とするＣＰＵ。
9. 【請求項９】 請求項８において、前記回復する手段
   が、前記第一状態情報が格納されているメモリ位置に対
   応する回復アドレスを有するＣＰＵ命令を有しているこ
   とを特徴とするＣＰＵ。
10. 【請求項１０】 請求項９において、前記回復手段が、
    更に、 前記保存区域がアクセスされたか否かを決定する手段、 前記保存区域アドレスが前記回復アドレスと一致するか
    否かを決定する手段、を有することを特徴とするＣＰ
    Ｕ。
11. 【請求項１１】 請求項１０において、前記第一状態情
    報が、前記保存区域がアクセスされておらず且つ前記保
    存区域アドレスが前記回復アドレスと一致する場合にの
    み前記第一レジスタファイルから回復されることを特徴
    とするＣＰＵ。
12. 【請求項１２】 データ処理システムにおいて、 第一タスクによって使用されるべき複数個の第一レジス
    タを具備する第一レジスタファイルと、各々が第二タス
    クによって使用されるべき前記第一レジスタのうちの一
    つに対応する複数個の第二レジスタを具備する第二レジ
    スタファイルとを有する少なくとも１個の実行ユニット
    を有しており、前記第一及び第二タスクが前記実行ユニ
    ットによって処理されるＣＰＵ、 バスによって前記ＣＰＵへ接続されているメモリサブシ
    ステム、 前記第二タスクへスイッチすると前記第一レジスタファ
    イル内の前記第一タスクに対する第一状態情報を保存し
    且つ前記第一状態情報を前記メモリサブシステム内の保
    存区域へ格納する手段、 前記メモリサブシステムにおける前記保存区域に対応す
    るアドレスを保存区域アドレスレジスタ内に格納する手
    段、 前記保存区域アドレスを詮索することによって前記第二
    タスクの実行期間中に前記第一状態情報が修正されたか
    否かを決定する手段、 前記保存区域内の前記第一状態情報が修正されておらず
    且つ前記保存区域アドレスが前記第一状態情報を回復す
    るために前記実行ユニットによって使用されるＣＰＵ命
    令内に含まれている回復アドレスと一致する場合に、前
    記第一タスクへスイッチすると前記第一レジスタファイ
    ルから前記第一状態情報を回復する手段、を有すること
    を特徴とするシステム。
13. 【請求項１３】 請求項１２において、更に、 前記第一タスクへスイッチすると前記第二状態情報を保
    存する手段、 前記第二レジスタファイル内の前記第二レジスタのうち
    の何れかが修正されたか否かを決定する手段、を有する
    ことを特徴とするシステム。
14. 【請求項１４】 請求項１３において、前記第二状態情
    報を保存する手段が、前記第二レジスタファイルにおけ
    る前記第二レジスタのうちの何れかが修正された場合に
    前記第二レジスタファイルから前記第二状態情報を保存
    するための手段を有していることを特徴とするシステ
    ム。
15. 【請求項１５】 請求項１３において、前記第二状態情
    報を保存する手段が、更に、 前記第二レジスタファイルにおける前記第二レジスタの
    うちの修正したものからの前記第二状態情報を保存する
    手段、 前記第二レジスタのうちの修正されていないものに対応
    する前記第一レジスタからの前記第一状態情報を前記第
    二状態情報として保存する手段、を有することを特徴と
    するシステム。
16. 【請求項１６】 ＣＰＵによって、第一レジスタファイ
    ルを使用して第一タスクを実行し且つ第二レジスタファ
    イルを使用して第二タスクを実行する方法において、 前記第一タスクに対する第一状態情報を前記第二タスク
    へスイッチする場合に前記第一レジスタ内に保存し、 前記第一状態情報が前記第二タスクの実行期間中に修正
    されたか否かを決定し、 前記第一状態情報が修正されていない場合に、前記第一
    タスクへスイッチすると前記第一レジスタファイルから
    の前記第一状態情報を回復する、上記各ステップを有す
    ることを特徴とする方法。
17. 【請求項１７】 請求項１６において、更に、 前記第一タスクへスイッチすると前記第二タスクの第二
    状態情報を保存し、 前記第二レジスタファイルにおける前記第二レジスタの
    うちの何れかが修正されているか否かを決定する、上記
    各ステップを有することを特徴とする方法。
18. 【請求項１８】 請求項１７において、前記第二状態情
    報を保存するステップが、前記第二レジスタファイルに
    おける前記第二レジスタのうちの何れかが修正されてい
    る場合に前記第二レジスタファイルから前記第二状態情
    報を保存するステップを有していることを特徴とする方
    法。
19. 【請求項１９】 請求項１８において、前記第二状態情
    報を保存する手段が、更に、 前記第二レジスタファイルにおける前記第二レジスタの
    うちの修正したものから前記第二状態情報を保存し、 前記第二レジスタのうちの修正されていないものに対応
    して前記第一レジスタからの前記第一状態情報を前記第
    二状態情報として保存する、上記各ステップを有するこ
    とを特徴とする方法。
20. 【請求項２０】 請求項１９において、前記決定するス
    テップが、 前記保存区域に対応するアドレスを格納し、 前記保存区域がアクセスされたか否かを決定するために
    前記第二タスク期間中に前記保存区域アドレスに関して
    詮索し、 前記保存区域アドレスがアクセスされている場合に前記
    保存区域アドレスに対応する有効ビットを設定する、上
    記各ステップを有することを特徴とする方法。
21. 【請求項２１】 請求項２０において、前記回復するス
    テップが、 前記保存区域がアクセスされたか否かを決定し、 前記保存区域アドレスが前記第一状態情報を回復するた
    めのＣＰＵ命令内に含まれている回復アドレスと一致す
    るか否かを決定し、 前記第一状態情報が、前記保存区域がアクセスされてお
    らず且つ前記保存区域アドレスが前記回復アドレスと一
    致する場合にのみ、前記第一レジスタファイルから回復
    される、上記各ステップを有することを特徴とする方
    法。