JP5848153B2 - 信号処理装置及び半導体装置 - Google Patents
信号処理装置及び半導体装置 Download PDFInfo
- Publication number
- JP5848153B2 JP5848153B2 JP2012032685A JP2012032685A JP5848153B2 JP 5848153 B2 JP5848153 B2 JP 5848153B2 JP 2012032685 A JP2012032685 A JP 2012032685A JP 2012032685 A JP2012032685 A JP 2012032685A JP 5848153 B2 JP5848153 B2 JP 5848153B2
- Authority
- JP
- Japan
- Prior art keywords
- task
- output
- signal processing
- input
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
- G06T1/00—General purpose image data processing
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/48—Program initiating; Program switching, e.g. by interrupt
- G06F9/4806—Task transfer initiation or dispatching
- G06F9/4812—Task transfer initiation or dispatching by interrupt, e.g. masked
- G06F9/4818—Priority circuits therefor
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/01—Input arrangements or combined input and output arrangements for interaction between user and computer
- G06F3/03—Arrangements for converting the position or the displacement of a member into a coded form
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/461—Saving or restoring of program or task context
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/48—Program initiating; Program switching, e.g. by interrupt
- G06F9/4806—Task transfer initiation or dispatching
- G06F9/4843—Task transfer initiation or dispatching by program, e.g. task dispatcher, supervisor, operating system
- G06F9/4881—Scheduling strategies for dispatcher, e.g. round robin, multi-level priority queues
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Human Computer Interaction (AREA)
- Image Processing (AREA)
- Information Retrieval, Db Structures And Fs Structures Therefor (AREA)
Description
先ず、本願において開示される実施の形態について概要を説明する。実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
複数の入力データからなる入力ストリーム(11)が入力され、ストリームデータに所定のタスクを実行して複数の出力データからなる出力ストリーム(12)を出力する信号処理部(10)を備える、信号処理装置であって、以下のように動作する。
項1において、前記信号処理装置は、前記入力ストリームを格納し前記出力ストリームを書き込むメモリ(40)と、タスク切替制御部(50)とを備え、以下のように動作する。
項2において、前記ストリームデータが画像データであって、前記ポインタは、前記信号処理部が出力を完了した出力データの前記出力ストリームにおける画素番号、ライン番号、ブロック番号、もしくはフレーム番号、またはその組み合わせを保持する。
項2において、前記ストリームデータが画像データであって、前記ポインタは、前記信号処理部が入力を完了した入力データの前記入力ストリームにおける画素番号、ライン番号、ブロック番号、もしくはフレーム番号、またはその組み合わせを保持する。
項2、3、または4において、前記第1のタスクが、前記信号処理部によって、前記入力ストリームに信号処理を実施して得た出力ストリームを順次次の信号処理の入力ストリームとする複数の信号処理を含む信号処理タスクであり、以下のように動作する。
項5において、前記ストリームデータは画像データであって、前記信号処理部によって実施される信号処理の1つがn×n(nは3以上の奇数)の空間フィルタであって、前記空間フィルタ処理に対応する部分位置関数が、出力を完了したライン番号を入力し、前記退避させたポインタの値の(n−1)/2ライン前のライン番号を出力し、前記入力位置関数が前記空間フィルタ処理に対応する前記部分位置関数を含む。
項5において、前記ストリームデータが画像データであって、前記信号処理部によって実施される信号処理の1つが、先頭から第V−n+1ラインの入力ストリームを読み込んで先頭から第nラインに出力する垂直方向のサイズがVの画像の上下反転処理であって、前記ポインタは、前記上下反転処理の出力を完了したライン番号pを保持し、前記上下反転処理に対応する部分位置関数は、第V−pラインを出力する。
項1乃至7のうちの1項において、以下のように動作する。
CPU(45)とメモリ(40)と信号処理部(10)とがそれぞれバス(55)に接続された半導体装置であって、以下のように構成される。
項9において、前記信号処理制御部は、前記読み出しアドレスを保持する読み出しアドレスレジスタ(23)と、前記書き出しアドレスを保持する書き出しアドレスレジスタ(22)と、前記ポインタの値を保持するポインタレジスタ(21)とを備える。
項9または10において、前記信号処理制御部は、パラメータレジスタ(24)をさらに備え、前記信号処理モジュールは、前記パラメータレジスタが保持するパラメータにしたがって信号処理を実行する。前記CPUは、前記優先処理が要求されたとき、前記パラメータレジスタが保持する値を退避せずに破棄し、前記信号処理モジュールに前記第2のタスクを実行させるためのパラメータを、前記パラメータレジスタに書き込む。
項11において、前記パラメータは、前記信号処理モジュールが実行する処理の処理内容ごとに前記メモリに格納されており、前記CPUは、処理タスクが要求されたとき、前記処理タスクの処理内容に対応する前記パラメータを前記メモリから読み出して前記パラメータレジスタに書き込む。
CPU(45)とメモリ(40)と信号処理部(10)とコンテキスト処理部(70)がそれぞれバス(55)に接続された半導体装置であって、以下のように構成される。
項13において、前記信号処理制御部は、前記読み出しアドレスを保持する読み出しアドレスレジスタ(23)と、前記書き出しアドレスを保持する書き出しアドレスレジスタ(22)と、前記ポインタの値を保持するポインタレジスタ(21)とを備え、以下のように動作する。
項13または14において、前記信号処理制御部は、パラメータレジスタ(24)をさらに備え、前記信号処理モジュールは、前記パラメータレジスタが保持する処理パラメータにしたがって信号処理を実行する。
項15において、前記処理パラメータは、前記信号処理モジュールが実行する処理の内容ごとに前記メモリに格納されており、前記復元部は、タスクが要求されたとき、前記タスクの処理内容に対応する前記処理パラメータを前記メモリから前記パラメータレジスタに転送する。
項13乃至16のうちの1項において、以下のように動作する。
項17において、前記処理パラメータは、前記信号処理モジュールが実行する処理の内容ごとに前記メモリに格納されており、前記復元部は、前記優先処理が完了したとき、前記退避したコンテキスト番号に基づいて、前記第1のタスクの処理内容に対応する前記処理パラメータを前記メモリから前記パラメータレジスタに転送する。
項18において、以下のように動作する。
実施の形態について更に詳述する。
実施形態1に係る信号処理装置の構成について説明する。図1は、実施形態1に係る信号処理装置の機能ブロック図である。
画像処理モジュール30の実行する画像処理が画像の空間フィルタである場合の実施形態について説明する。実施形態1において、空間フィルタ処理に対応する画像位置関数を用いればよく、他の構成および動作は実施形態1と同じである。
画像処理モジュール30の実行する画像処理が画像の上下反転処理である場合の実施形態について説明する。実施形態1において、上下反転処理に対応する画像位置関数を用いればよく、他の構成および動作は実施形態1と同じである。
画像処理モジュール30の実行する画像処理が複数の画像のブレンド処理である場合の実施形態について説明する。実施形態1において、ブレンド処理に対応する画像位置関数を用いればよく、他の構成および動作は実施形態1と同じである。
画像処理モジュール30の実行する画像処理が複数の画像処理の組合せである場合の実施形態について説明する。実施形態1において、複数の画像処理の組合せに対応する画像位置関数を用いればよく、他の構成および動作は実施形態1と同じである。
画像処理には、画像を正方形のブロックに分け、ブロックごとに処理を実行するものがある。例えば、離散コサイン変換は、一般に8画素×8画素のブロックに対して、行列演算を実行して周波数領域のデータに変換する処理である。ブロックの形状は正方形が一般的であるが、それに限定されるものではない。
画像処理には、さらに、フレーム間のデータを参照して行う処理がある。例えば、動き補償等をする場合に、1フレーム前の画像との差分を取って、動きの有無や方向、大きさなどを算出する処理である。
図14は、優先処理中のさらなる優先処理要求によるタスク切替についての説明図である。
実施形態1に係る信号処理装置を実施した画像処理システムについて説明する。この画像処理システムは、半導体装置として実現することができる。
図15は、コンテキスト処理部を備える半導体装置のブロック図である。
11 入力ストリーム
12 出力ストリーム
20 画像(信号)処理制御部
21 ポインタ
22 書き出し(出力)アドレスレジスタ
23 読み出し(入力)アドレスレジスタ
24 パラメータレジスタ
30 画像(信号)処理モジュール
40 メモリ
45 CPU
46 半導体装置
50 タスク切替制御部
51 読み出し(入力)アドレス関数
52 書き出し(出力)アドレス関数
55 バス
70 コンテキスト処理部
72 コンテキスト位置記憶部
73 復元部
81 優先処理を受け付けるステップ
84 処理を中断し、ポインタ値を退避するステップ
86 優先処理を開始するステップ
90 再開時に、退避したポインタ値から再開するアドレス値を導出、再設定するステップ
Claims (16)
- 複数の入力データからなる入力ストリームが入力され、ストリームデータに所定のタスクを実行して複数の出力データからなる出力ストリームを出力する信号処理部を備える信号処理装置であって、
前記入力ストリームは入力データを前記信号処理部に順次入力し、前記出力ストリームを構成する出力データを前記信号処理部から順次出力し、前記信号処理部の処理の経過に応じた前記ストリームデータにおけるデータの位置情報を示すポインタを備え、
第1のタスクを実行中に第2のタスクの優先処理が要求されたとき、前記ポインタが保持する値を退避した後、前記第2のタスクを実行し、
前記第2のタスクが完了したとき、前記退避したポインタの値に基づいて、前記第1のタスクにおいて次に出力すべき出力データの前記出力ストリームにおける位置情報を求め、前記次に出力すべき出力データを算出するために前記信号処理部に入力する必要がある全ての入力データのうち先頭の入力データの前記入力ストリームにおける位置情報を求め、
前記信号処理装置は、前記入力ストリームを格納し前記出力ストリームを書き込むメモリと、タスク切替制御部とをさらに備え、
前記信号処理部は、入力アドレスレジスタと出力アドレスレジスタとを備え、前記入力アドレスレジスタは、前記信号処理部が読み込む前記入力データの前記メモリ上のアドレスを保持し、前記出力アドレスレジスタは、前記信号処理部が書き込む前記出力データの前記メモリ上のアドレスを保持し、
前記タスク切替制御部は、前記第2のタスクが完了したとき、
出力位置関数により、前記退避したポインタの値に基づいて、前記第1のタスクにおいて次に出力すべき出力データの出力ストリームにおける位置情報を算出し、出力アドレス関数により、前記出力位置関数の出力に基づいて、前記次に出力すべき出力データの前記メモリにおけるアドレスを算出して、前記出力アドレスレジスタに書き込み、
入力位置関数により、前記退避したポインタの値に基づいて、前記先頭の入力データの入力ストリームにおける位置情報を算出し、入力アドレス関数により、前記先頭の入力データの前記メモリにおけるアドレスを算出して、前記入力アドレスレジスタに書き込み、
前記第1のタスクが、前記信号処理部によって、前記入力ストリームに信号処理を実施して得た出力ストリームを順次次の信号処理の入力ストリームとする複数の信号処理を含む信号処理タスクであり、
前記複数の信号処理のそれぞれについて、次に出力すべき出力データを算出するために前記信号処理部に入力する必要がある全ての入力データのうち先頭の入力データの位置情報を出力する部分位置関数を備え、
前記複数の信号処理のうち前記第1のタスクにおいて最後に実行される信号処理に対応する部分位置関数に前記退避したポインタの値を入力し、
前記複数の信号処理のうち前記第1のタスクにおいて後に実行される信号処理に対応する部分位置関数の出力を、その直前に実行される信号処理に対応する部分位置関数に入力することにより、順次ネスティングして、前記入力位置関数を構成する、信号処理装置。 - 請求項1において、前記ストリームデータが画像データであって、前記ポインタは、前記信号処理部が出力を完了した出力データの前記出力ストリームにおける画素番号、ライン番号、ブロック番号、もしくはフレーム番号、またはその組み合わせを保持し、
前記出力位置関数は、前記退避したポインタの値に基づいて、前記第1のタスクにおいて次に出力すべき出力データの画素番号、ライン番号、ブロック番号、もしくはフレーム番号、またはその組み合わせを算出し、
前記入力位置関数により、前記退避したポインタの値に基づいて、前記先頭の入力データの前記入力ストリームにおける画素番号、ライン番号、ブロック番号、もしくはフレーム番号、またはその組み合わせを算出する、信号処理装置。 - 請求項1において、前記ストリームデータが画像データであって、前記ポインタは、前記信号処理部が入力を完了した入力データの前記入力ストリームにおける画素番号、ライン番号、ブロック番号、もしくはフレーム番号、またはその組み合わせを保持し、
前記出力位置関数は、前記退避したポインタの値に基づいて、前記第1のタスクにおいて次に出力すべき出力データの画素番号、ライン番号、ブロック番号、もしくはフレーム番号、またはその組み合わせを算出し、
前記入力位置関数により、前記退避したポインタの値に基づいて、前記先頭の入力データの前記入力ストリームにおける画素番号、ライン番号、ブロック番号、もしくはフレーム番号、またはその組み合わせを算出する、信号処理装置。 - 請求項1において、前記ストリームデータは画像データであって、前記信号処理部によって実施される信号処理の1つがn×n(nは3以上の奇数)の空間フィルタであって、前記空間フィルタ処理に対応する部分位置関数が、出力を完了したライン番号を入力し、前記退避させたポインタの値の(n−1)/2ライン前のライン番号を出力し、
前記入力位置関数が前記空間フィルタ処理に対応する前記部分位置関数を含む、信号処理装置。 - 請求項1において、前記ストリームデータが画像データであって、前記信号処理部によって実施される信号処理の1つが、先頭から第V−n+1ラインの入力ストリームを読み込んで先頭から第nラインに出力する垂直方向のサイズがVの画像の上下反転処理であって、前記ポインタは、前記上下反転処理の出力を完了したライン番号pを保持し、前記上下反転処理に対応する部分位置関数は、第V−pラインを出力する、信号処理装置。
- 請求項1において、
第1のタスクを実行中に第2のタスクの優先処理が要求されたとき、前記ポインタが保持する第1の値を退避した後、前記第2のタスクを実行し、
前記第2のタスクを実行中に第3のタスクの優先処理が要求されたとき、前記ポインタが保持する第2の値を退避した後、前記第3のタスクを実行し、
前記第3のタスクが完了したとき、前記退避したポインタの第2の値に基づいて、前記第2のタスクにおいて次に出力すべき出力データの位置情報を求めて前記第2のタスクを再開し、
前記第2のタスクが完了したとき、前記退避したポインタの第1の値に基づいて、前記第1のタスクにおいて次に出力すべき出力データの位置情報を求めて前記第1のタスクを再開する、信号処理装置。 - CPUとメモリと信号処理部とがそれぞれバスに接続されており、
前記信号処理部は、信号処理モジュールと信号処理制御部とを備え、
前記信号処理モジュールは、入力された複数の入力データからなる入力ストリームを入力し、ストリームデータに所定の信号処理を施して複数の出力データからなる出力ストリームを出力し、
前記信号処理制御部は、前記信号処理モジュールの処理経過に応じた処理対象データのストリームデータにおける位置情報を指すポインタを備え、前記メモリから読み出しアドレスを指定して前記入力データを読み出して前記信号処理モジュールに入力し、書き出しアドレスを指定して前記信号処理モジュールの前記出力データを前記メモリに出力し、
前記CPUは、第1のタスクを実行中に第2のタスクの優先処理が要求されたとき、前記ポインタが保持する値を退避させた後、前記信号処理部に前記第2のタスクを実行させ、前記第2のタスクが完了したとき、前記退避させたポインタの値を復帰させ、前記復帰したポインタの値に基づいて、前記第1のタスクにおいて次に出力すべき出力データを格納すべき前記メモリ上のアドレスを求めて前記書き出しアドレスを設定し、前記次に出力すべき出力データを算出するために前記信号処理部に入力する必要がある全ての入力データのうち先頭の入力データが格納されているアドレスを求めて前記読み出しアドレスを設定し、
前記信号処理制御部は、前記読み出しアドレスを保持する読み出しアドレスレジスタと、前記書き出しアドレスを保持する書き出しアドレスレジスタと、前記ポインタの値を保持するポインタレジスタとを備え、
前記CPUは、前記優先処理が要求されたとき、前記ポインタレジスタの第1の値を前記メモリに退避し、
前記第2のタスクが完了したとき、前記第1の値を前記メモリから前記ポインタレジスタに復帰し、
出力位置関数により、前記第1の値に基づいて、前記第1のタスクにおいて次に出力すべき出力データの前記出力ストリームにおける位置情報を算出し、出力アドレス関数により、前記出力位置関数の出力に基づいて、前記第1のタスクにおいて次に出力すべき出力データの前記メモリにおけるアドレスを算出して、前記書き出しアドレスレジスタに書き込み、
入力位置関数により、前記第1の値に基づいて前記先頭の入力データの前記入力ストリームにおける位置情報を算出し、入力アドレス関数により、前記先頭の入力データの前記メモリにおけるアドレスを算出して、前記読み出しアドレスレジスタに書き込み、
前記第1のタスクが、前記信号処理部によって、前記入力ストリームに信号処理を実施して得た出力ストリームを順次次の信号処理の入力ストリームとする複数の信号処理を含む信号処理タスクであり、
前記複数の信号処理のそれぞれについて、次に出力すべき出力データを算出するために前記信号処理部に入力する必要がある全ての入力データのうち先頭の入力データの位置情報を出力する部分位置関数を備え、
前記複数の信号処理のうち前記第1のタスクにおいて最後に実行される信号処理に対応する部分位置関数に前記退避したポインタの値を入力し、
前記複数の信号処理のうち前記第1のタスクにおいて後に実行される信号処理に対応する部分位置関数の出力を、その直前に実行される信号処理に対応する部分位置関数に入力することにより、順次ネスティングして、前記入力位置関数を構成する、半導体装置。 - 請求項7において、前記信号処理制御部は、パラメータレジスタをさらに備え、前記信号処理モジュールは、前記パラメータレジスタが保持するパラメータにしたがって信号処理を実行し、
前記CPUは、前記優先処理が要求されたとき、前記パラメータレジスタが保持する値を退避せずに破棄し、前記信号処理モジュールに前記第2のタスクを実行させるためのパラメータを、前記パラメータレジスタに書き込む、半導体装置。 - 請求項8において、前記パラメータは、前記信号処理モジュールが実行する処理の処理内容ごとに前記メモリに格納されており、前記CPUは、処理タスクが要求されたとき、前記処理タスクの処理内容に対応する前記パラメータを前記メモリから読み出して前記パラメータレジスタに書き込む、半導体装置。
- CPUとメモリと信号処理部とコンテキスト処理部がそれぞれバスに接続されており、
前記信号処理部は、信号処理モジュールと信号処理制御部とを備え、
前記信号処理モジュールは、入力された複数の入力データからなる入力ストリームを入力し、ストリームデータに所定の信号処理を施して複数の出力データからなる出力ストリームを出力し、
前記信号処理制御部は、前記信号処理モジュールの処理経過に応じた処理対象データのストリームデータにおける位置情報を指すポインタを備え、前記メモリから読み出しアドレスを指定して前記入力データを読み出して前記信号処理モジュールに入力し、書き出しアドレスを指定して前記信号処理モジュールの前記出力データを前記メモリに出力し、
前記コンテキスト処理部は、コンテキスト位置記憶部と復元部とを備え、
前記コンテキスト処理部は、第1のタスクを実行中に第2のタスクの優先処理が要求されたとき、前記ポインタが保持する値を前記コンテキスト位置記憶部に退避させた後、前記信号処理部に前記第2のタスクを実行させ、前記第2のタスクが完了したとき、前記退避させたポインタの値を復帰させ、
前記復元部は、前記復帰したポインタの値に基づいて、前記第1のタスクにおいて次に出力すべき出力データを格納すべき前記メモリ上のアドレスを求めて前記書き出しアドレスを設定し、前記次に出力すべき出力データを算出するために前記信号処理部に入力する必要がある全ての入力データのうち先頭の入力データが格納されているアドレスを求めて前記読み出しアドレスを設定し、
前記信号処理制御部は、前記読み出しアドレスを保持する読み出しアドレスレジスタと、前記書き出しアドレスを保持する書き出しアドレスレジスタと、前記ポインタの値を保持するポインタレジスタとを備え、
前記コンテキスト処理部は、前記優先処理が要求されたとき、前記ポインタレジスタの第1の値を前記コンテキスト位置記憶部に退避し、
前記第2のタスクが完了したとき、前記コンテキスト処理部は、前記第1の値を前記コンテキスト位置記憶部から前記ポインタレジスタに復帰し、
前記復元部は、出力位置関数により、前記第1の値に基づいて、前記第1のタスクにおいて次に出力すべき出力データの前記出力ストリームにおける位置情報を算出し、出力アドレス関数により、前記出力位置関数の出力に基づいて、前記第1のタスクにおいて次に出力すべき出力データの前記メモリにおけるアドレスを算出して、前記書き出しアドレスレジスタに書き込み、
入力位置関数により、前記第1の値に基づいて前記先頭の入力データの前記入力ストリームにおける位置情報を算出し、入力アドレス関数により、前記先頭の入力データの前記メモリにおけるアドレスを算出して、前記読み出しアドレスレジスタに書き込み、
前記第1のタスクが、前記信号処理部によって、前記入力ストリームに信号処理を実施して得た出力ストリームを順次次の信号処理の入力ストリームとする複数の信号処理を含む信号処理タスクであり、
前記複数の信号処理のそれぞれについて、次に出力すべき出力データを算出するために前記信号処理部に入力する必要がある全ての入力データのうち先頭の入力データの位置情報を出力する部分位置関数を備え、
前記複数の信号処理のうち前記第1のタスクにおいて最後に実行される信号処理に対応する部分位置関数に前記退避したポインタの値を入力し、
前記複数の信号処理のうち前記第1のタスクにおいて後に実行される信号処理に対応する部分位置関数の出力を、その直前に実行される信号処理に対応する部分位置関数に入力することにより、順次ネスティングして、前記入力位置関数を構成する、半導体装置。 - 請求項10において、前記信号処理制御部は、パラメータレジスタをさらに備え、前記信号処理モジュールは、前記パラメータレジスタが保持する処理パラメータにしたがって信号処理を実行し、
前記復元部は、前記優先処理が要求されたとき、前記パラメータレジスタが保持する値を退避せずに破棄し、前記信号処理モジュールに前記第2のタスクを実行させるための処理パラメータを、前記パラメータレジスタに書き込む、半導体装置。 - 請求項11において、前記処理パラメータは、前記信号処理モジュールが実行する処理の内容ごとに前記メモリに格納されており、前記復元部は、タスクが要求されたとき、前記タスクの処理内容に対応する前記処理パラメータを前記メモリから前記パラメータレジスタに転送する、半導体装置。
- 請求項10において、
前記コンテキスト処理部は、第1のタスクを実行中に第2のタスクの優先処理が要求されたとき、前記第1のタスクのコンテキスト番号と前記ポインタが保持する値とを対応付けて前記コンテキスト位置記憶部に退避させ、
前記第2のタスクが完了したとき、前記復元部は、退避した前記コンテキスト番号と復帰した前記ポインタの値とに基づいて、前記書き出しアドレスと前記読み出しアドレスとを設定する、半導体装置。 - 請求項13において、前記信号処理制御部は、パラメータレジスタをさらに備え、前記信号処理モジュールは、前記パラメータレジスタが保持する処理パラメータにしたがって信号処理を実行し、
前記復元部は、前記優先処理が要求されたとき、前記パラメータレジスタが保持する値を退避せずに破棄し、前記信号処理モジュールに前記第2のタスクを実行させるための処理パラメータを、前記パラメータレジスタに書き込む、半導体装置。 - 請求項14において、前記処理パラメータは、前記信号処理モジュールが実行する処理の内容ごとに前記メモリに格納されており、前記復元部は、前記優先処理が完了したとき、前記退避したコンテキスト番号に基づいて、前記第1のタスクの処理内容に対応する前記処理パラメータを前記メモリから前記パラメータレジスタに転送する、半導体装置。
- 請求項15において、
第1のタスクを実行中に第2のタスクの優先処理が要求されたとき、前記コンテキスト処理部は、前記第1のタスクのコンテキスト番号と前記ポインタが保持する第1タスクのポインタ値とを対応付けて前記コンテキスト位置記憶部に退避させ、
前記第2のタスクを実行中に第3のタスクの優先処理が要求されたとき、前記コンテキスト処理部は、前記第2のタスクのコンテキスト番号と前記ポインタが保持する第2タスクのポインタ値とを対応付けて前記コンテキスト位置記憶部に退避させ、
前記第3のタスクが完了したとき、前記復元部は、前記第2のタスクのコンテキスト番号に基づいて前記第2のタスクの処理パラメータを復帰し、前記第2のタスクのポインタの値を復元し、
前記第2のタスクが完了したとき、前記復元部は、前記第1のタスクのコンテキスト番号に基づいて前記第1のタスクの処理パラメータを復帰し、前記第1のタスクのポインタの値を復元する、半導体装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012032685A JP5848153B2 (ja) | 2012-02-17 | 2012-02-17 | 信号処理装置及び半導体装置 |
US13/748,390 US9195319B2 (en) | 2012-02-17 | 2013-01-23 | Signal processing device and semiconductor device for executing a plurality of signal processing tasks |
KR1020130010355A KR20130095206A (ko) | 2012-02-17 | 2013-01-30 | 신호 처리 장치 및 반도체 장치 |
CN201310052963.1A CN103336716B (zh) | 2012-02-17 | 2013-02-17 | 信号处理装置和半导体装置 |
US14/945,136 US20160070592A1 (en) | 2012-02-17 | 2015-11-18 | Signal processing device and semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2012032685A JP5848153B2 (ja) | 2012-02-17 | 2012-02-17 | 信号処理装置及び半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013171296A JP2013171296A (ja) | 2013-09-02 |
JP5848153B2 true JP5848153B2 (ja) | 2016-01-27 |
Family
ID=48981868
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012032685A Expired - Fee Related JP5848153B2 (ja) | 2012-02-17 | 2012-02-17 | 信号処理装置及び半導体装置 |
Country Status (4)
Country | Link |
---|---|
US (2) | US9195319B2 (ja) |
JP (1) | JP5848153B2 (ja) |
KR (1) | KR20130095206A (ja) |
CN (1) | CN103336716B (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6324222B2 (ja) * | 2014-06-04 | 2018-05-16 | キヤノン株式会社 | 撮像装置、その制御方法、および制御プログラム |
US10313683B2 (en) * | 2014-08-30 | 2019-06-04 | Apple Inc. | Video encoder with context switching |
JP6239078B1 (ja) * | 2016-11-04 | 2017-11-29 | ウィンボンド エレクトロニクス コーポレーション | 半導体記憶装置および読出し方法 |
JP2018103383A (ja) * | 2016-12-22 | 2018-07-05 | キヤノン株式会社 | 画像処理装置およびその画像処理装置の制御方法またはプログラム |
US10521880B2 (en) * | 2017-04-17 | 2019-12-31 | Intel Corporation | Adaptive compute size per workload |
TWI684860B (zh) * | 2018-10-15 | 2020-02-11 | 慧榮科技股份有限公司 | 用來進行讀取加速之方法以及資料儲存裝置及其控制器 |
KR20200129700A (ko) * | 2019-05-09 | 2020-11-18 | 에스케이하이닉스 주식회사 | 컨트롤러 및 이를 포함하는 메모리 시스템 |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2705804B1 (fr) * | 1993-05-27 | 1995-08-11 | Sgs Thomson Microelectronics | Architecture de processeur multi-tâches. |
EP0863462B8 (en) * | 1997-03-04 | 2010-07-28 | Panasonic Corporation | Processor capable of efficiently executing many asynchronous event tasks |
US6128641A (en) * | 1997-09-12 | 2000-10-03 | Siemens Aktiengesellschaft | Data processing unit with hardware assisted context switching capability |
US6671762B1 (en) * | 1997-12-29 | 2003-12-30 | Stmicroelectronics, Inc. | System and method of saving and restoring registers in a data processing system |
US7055151B1 (en) * | 1998-04-03 | 2006-05-30 | Applied Micro Circuits Corporation | Systems and methods for multi-tasking, resource sharing and execution of computer instructions |
US6895583B1 (en) * | 2000-03-10 | 2005-05-17 | Wind River Systems, Inc. | Task control block for a computing environment |
GB2372847B (en) * | 2001-02-19 | 2004-12-29 | Imagination Tech Ltd | Control of priority and instruction rates on a multithreaded processor |
US7434222B2 (en) * | 2001-12-20 | 2008-10-07 | Infineon Technologies Ag | Task context switching RTOS |
JP2006197548A (ja) | 2004-08-26 | 2006-07-27 | Matsushita Electric Ind Co Ltd | 撮像装置 |
US20060044420A1 (en) | 2004-08-26 | 2006-03-02 | Matsushita Electric Industrial Co., Ltd. | Image pickup apparatus |
WO2007032123A1 (ja) * | 2005-09-14 | 2007-03-22 | Matsushita Electric Industrial Co., Ltd. | マルチストリーム復号装置 |
CN101212676B (zh) * | 2006-12-29 | 2010-06-02 | 北京展讯高科通信技术有限公司 | 高效并行cabac解码方法及其装置 |
JP2009086789A (ja) | 2007-09-28 | 2009-04-23 | Hitachi Ltd | 並列型画像処理装置 |
-
2012
- 2012-02-17 JP JP2012032685A patent/JP5848153B2/ja not_active Expired - Fee Related
-
2013
- 2013-01-23 US US13/748,390 patent/US9195319B2/en not_active Expired - Fee Related
- 2013-01-30 KR KR1020130010355A patent/KR20130095206A/ko not_active Application Discontinuation
- 2013-02-17 CN CN201310052963.1A patent/CN103336716B/zh not_active Expired - Fee Related
-
2015
- 2015-11-18 US US14/945,136 patent/US20160070592A1/en not_active Abandoned
Also Published As
Publication number | Publication date |
---|---|
US20130215020A1 (en) | 2013-08-22 |
CN103336716A (zh) | 2013-10-02 |
US9195319B2 (en) | 2015-11-24 |
CN103336716B (zh) | 2017-11-14 |
KR20130095206A (ko) | 2013-08-27 |
JP2013171296A (ja) | 2013-09-02 |
US20160070592A1 (en) | 2016-03-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5848153B2 (ja) | 信号処理装置及び半導体装置 | |
US20090006773A1 (en) | Signal Processing Apparatus | |
WO2016118346A1 (en) | User mode driver extension and preprocessing | |
US20110102465A1 (en) | Image processor, electronic device including the same, and image processing method | |
JP5679763B2 (ja) | 半導体集積回路及び全周囲映像システム | |
US9460489B2 (en) | Image processing apparatus and image processing method for performing pixel alignment | |
CN102209191A (zh) | 执行图像信号处理的方法及用于执行图像信号处理的装置 | |
US20120274856A1 (en) | Frame List Processing for Multiple Video Channels | |
JP2010176547A (ja) | 画像処理装置に含まれる制御装置、制御方法、及び制御処理プログラム | |
US9019284B2 (en) | Input output connector for accessing graphics fixed function units in a software-defined pipeline and a method of operating a pipeline | |
JP6750847B2 (ja) | 画像処理装置およびその制御方法並びにプログラム | |
JP2008172410A (ja) | 撮像装置、画像処理装置、画像処理方法、画像処理方法のプログラム及び画像処理方法のプログラムを記録した記録媒体 | |
US6614438B1 (en) | Data-processing arrangement for processing different types of data | |
KR20050010912A (ko) | 화상 스트립 및 순환적 어드레싱 배열을 이용하여 화상데이터를 처리하는 방법 및 장치 | |
JP6295619B2 (ja) | 画像処理装置及び方法、並びに電子機器 | |
JP2020112998A (ja) | 情報処理装置及びメモリ制御方法 | |
US20140055498A1 (en) | Method for scaling video data, and an arrangement for carrying out the method | |
JP5658612B2 (ja) | 画像処理装置、画像処理システム及び画像処理方法 | |
JPH04349496A (ja) | 画像処理装置及びその方式 | |
JP7159555B2 (ja) | 画像処理装置、画像処理方法及びプログラム | |
WO2001006461A1 (fr) | Procede et dispositif de dessin | |
JP5890044B2 (ja) | 車両 | |
US20100211623A1 (en) | Filter processing module and semiconductor device | |
JP2024015829A (ja) | 画像処理装置及び画像処理回路 | |
CN115641251A (zh) | 2d桌面图像预取分块融合方法、装置及设备 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20140828 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20150511 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20150521 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20150713 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20150806 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20150821 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20151112 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20151126 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5848153 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |