JPS61100835A - 移動命令論理比較命令処理方式 - Google Patents
移動命令論理比較命令処理方式Info
- Publication number
- JPS61100835A JPS61100835A JP20892584A JP20892584A JPS61100835A JP S61100835 A JPS61100835 A JP S61100835A JP 20892584 A JP20892584 A JP 20892584A JP 20892584 A JP20892584 A JP 20892584A JP S61100835 A JPS61100835 A JP S61100835A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は移動命令論理比較命令処理方式、特に１サイク
ルパイプライン制御方弐を採用する処理装置における命
令処理方式であって、移動命令／論理比較命令における
フェッチ／ストアを各１サイクルごとに連続して処理で
きるようにすると共に、効率的なフロー展開を可能とし
た移動命令論理比較命令処理方式に関するものである。
ルパイプライン制御方弐を採用する処理装置における命
令処理方式であって、移動命令／論理比較命令における
フェッチ／ストアを各１サイクルごとに連続して処理で
きるようにすると共に、効率的なフロー展開を可能とし
た移動命令論理比較命令処理方式に関するものである。
第３図は２サイクルバイブラインと１サイクルパイプラ
インとの比較を示す図、第４図は移動命令におけるフロ
ーの展開パターンの例、第５図は従来の２サイクルバイ
ブラインによるフローチャートを示す。
インとの比較を示す図、第４図は移動命令におけるフロ
ーの展開パターンの例、第５図は従来の２サイクルバイ
ブラインによるフローチャートを示す。
従来のパイプライン制御を行う処理装置では。
第３図（イ）図示のような２サイクルに１回命令が投入
される２サイクルバイブラインか多く採用されている。
される２サイクルバイブラインか多く採用されている。
２サイクルパイプラインにおける１フローは、命令をデ
コードするＤステージと、インデックス・ヘース等を読
み出すＲステージと。
コードするＤステージと、インデックス・ヘース等を読
み出すＲステージと。
実効アドレスを生成するＡステージと、生成アドレスに
よりバッファを検索するＢ１ステージおよびＢ２ステー
ジと５オペランドデータを用いて演算を実行するＢ１ス
テージおよびＢ２ステージと。
よりバッファを検索するＢ１ステージおよびＢ２ステー
ジと５オペランドデータを用いて演算を実行するＢ１ス
テージおよびＢ２ステージと。
結果をチェックするＣＫステージと、レジスタへの書き
込みを行うＷステージとからなる。
込みを行うＷステージとからなる。
このような２サイクルパイプラインに対して。
パイプラインの密度を濃（シ、性能を向上させるため、
各サイクル毎に命令を投入できる１サイクルパイプライ
ンが考えられている。１サイクルパイプラインの１フロ
ーは、第３図（ロ）図示のように、命令をデコードする
Ｄステージと、実効アドレスを生成するＡステージと、
アドレス変換を行うＴステージと、バッファを検索する
Ｂステージと、オペランドデータを用いて演算を実行す
るＥステージと、レジスタへの書き込みを行うＷステー
ジとからなる。本発明は、この１サイクルバイプライン
制御を採用する処理装置を対象としているものである。
各サイクル毎に命令を投入できる１サイクルパイプライ
ンが考えられている。１サイクルパイプラインの１フロ
ーは、第３図（ロ）図示のように、命令をデコードする
Ｄステージと、実効アドレスを生成するＡステージと、
アドレス変換を行うＴステージと、バッファを検索する
Ｂステージと、オペランドデータを用いて演算を実行す
るＥステージと、レジスタへの書き込みを行うＷステー
ジとからなる。本発明は、この１サイクルバイプライン
制御を採用する処理装置を対象としているものである。
ところで、長いバイト数を１命令で処理するいわゆる割
込み可能な移動（Ｍｏｖｅ Ｌｏｎに）命令や論理比較
（Ｃｏｍｐａｒｅ Ｌｏｇｉｃａｌ Ｌｏｎｇ）命
令は、最近オペレーティング・システム等における使用
頻度が増え、特に移動命令においては、その処理速度が
性能に大きく影響するようになっている。そのため、第
４図（イ）に示すように１通常のフェッチ／ストア・シ
ーケンスでフローを展開するだけでなく、適当なバウン
ダリ条件のもとに、第４図（ロ）図示のように、８ハイ
ドのフェッチを２回繰り返して、その後１６ハイトのス
トアを実行し、３フローで１６バイトの移動を可能とし
たり。
込み可能な移動（Ｍｏｖｅ Ｌｏｎに）命令や論理比較
（Ｃｏｍｐａｒｅ Ｌｏｇｉｃａｌ Ｌｏｎｇ）命
令は、最近オペレーティング・システム等における使用
頻度が増え、特に移動命令においては、その処理速度が
性能に大きく影響するようになっている。そのため、第
４図（イ）に示すように１通常のフェッチ／ストア・シ
ーケンスでフローを展開するだけでなく、適当なバウン
ダリ条件のもとに、第４図（ロ）図示のように、８ハイ
ドのフェッチを２回繰り返して、その後１６ハイトのス
トアを実行し、３フローで１６バイトの移動を可能とし
たり。
また第２オペランドが短く第１オペランドの領域に埋め
込み（パディング）文字を詰めるときには。
込み（パディング）文字を詰めるときには。
第４図（ハ）図示のようにストアのみの連続処理を行っ
て高速化を図ることが考慮されている。 ゛従来
の２サイクルパイプラインを採用する処理装置において
は、第５図に示ず°ように、移動命令または論理比較命
令の処理がなされている。オペランドの実効アドレスを
求めるために、Ａステージでアドレス生成回路（Ｅ Ａ
Ｇ 二Ｅｆｆｅｃｔｙｔｖｅ Ａｄｄｒｅｓｓ
Ｇｅｎｅｒａｔｏｒ） ６が使用される。なお、このア
ドレス生成回路６は１周知の如く加算器によって構成さ
れている。２サイクルパイプライン制御では、上述のよ
うに２サイクルに一度しか命令が入ってこないので、ア
ドレス生成回路６は、実効アドレスの計算用として１通
常２サイクルに一度しか使用されない。そのため各Ｂ１
ステージでは、アドレス生成回路６は空いており、これ
を用いて従来、移動／論理比較命令の処理における未処
理のデータ長の演算が行われている。即ち、第５図から
れかるように、Ｂｌステージでアドレス生成回路６の加
算器を用いて、現在の残りバイト数（ＯＰ２Ｌ、０ＰＩ
Ｌ）から処理バイト数（Ｂ２、Ｌｌ）を減じて、新たな
残りバイト数を求めるようにされている。
て高速化を図ることが考慮されている。 ゛従来
の２サイクルパイプラインを採用する処理装置において
は、第５図に示ず°ように、移動命令または論理比較命
令の処理がなされている。オペランドの実効アドレスを
求めるために、Ａステージでアドレス生成回路（Ｅ Ａ
Ｇ 二Ｅｆｆｅｃｔｙｔｖｅ Ａｄｄｒｅｓｓ
Ｇｅｎｅｒａｔｏｒ） ６が使用される。なお、このア
ドレス生成回路６は１周知の如く加算器によって構成さ
れている。２サイクルパイプライン制御では、上述のよ
うに２サイクルに一度しか命令が入ってこないので、ア
ドレス生成回路６は、実効アドレスの計算用として１通
常２サイクルに一度しか使用されない。そのため各Ｂ１
ステージでは、アドレス生成回路６は空いており、これ
を用いて従来、移動／論理比較命令の処理における未処
理のデータ長の演算が行われている。即ち、第５図から
れかるように、Ｂｌステージでアドレス生成回路６の加
算器を用いて、現在の残りバイト数（ＯＰ２Ｌ、０ＰＩ
Ｌ）から処理バイト数（Ｂ２、Ｌｌ）を減じて、新たな
残りバイト数を求めるようにされている。
しかし１本発明が前提とする１サイクルパイプライン制
御では、アドレス生成回路６の空きサイクルがないので
、これを利用して残りハイド数を求めることができない
という問題がある。また。
御では、アドレス生成回路６の空きサイクルがないので
、これを利用して残りハイド数を求めることができない
という問題がある。また。
第４図で説明したような各種フロー展開を実現する場合
、その処理はパイプラインの構造によって異なることに
なり、１サイクル毎にアクセス可能なパイプラインにお
いても、いろいろなフロー展開パターンを可能にする手
段が望まれている。
、その処理はパイプラインの構造によって異なることに
なり、１サイクル毎にアクセス可能なパイプラインにお
いても、いろいろなフロー展開パターンを可能にする手
段が望まれている。
本発明は上記問題点の解決を図り、■サイクルパイプラ
イン制御のもとにおいて、移動または論理比較命令の処
理における次フローの処理ハイド数決定のために、残り
バイト数をＡステージで求めることを可能とする。また
、各種フロー展開パターンを選択できるようにして効率
的に命令を処理することを可能とする。そのため１本発
明の移動命令論理比較命令処理方式は、移動命令または
論理比較命令における記（１装置にアクセスすべき第１
オペランドアドレスと第２オペランドアドレスとをそれ
ぞれ保持しておく２つのレジスタと。
イン制御のもとにおいて、移動または論理比較命令の処
理における次フローの処理ハイド数決定のために、残り
バイト数をＡステージで求めることを可能とする。また
、各種フロー展開パターンを選択できるようにして効率
的に命令を処理することを可能とする。そのため１本発
明の移動命令論理比較命令処理方式は、移動命令または
論理比較命令における記（１装置にアクセスすべき第１
オペランドアドレスと第２オペランドアドレスとをそれ
ぞれ保持しておく２つのレジスタと。
処理されるべき各オペランドの残りデータ長を保持する
２つのレジスタとを備え、１サイクルツマイブライン制
御により、移動命令または論理比較命令を処理する処理
装置における移動命令論理比較命令処理方式であって、
各処理毎に実効アドレスを求める加算器と、移動または
論理比較されるノ＼イト数分だけ各オペランドの残りデ
ータ長から減算する加算器と、オペランドのアドレスバ
ウンダリ条件を決定する演算を行う加算器と、上記各加
算器の出力結果に基づいて次の移動または論理比較され
るハイド数を生成するとともにフローの展開条件を決定
する回路とを備えたことを特徴としている。以下１図面
を参照しつつ、実施例に従って説明する。
２つのレジスタとを備え、１サイクルツマイブライン制
御により、移動命令または論理比較命令を処理する処理
装置における移動命令論理比較命令処理方式であって、
各処理毎に実効アドレスを求める加算器と、移動または
論理比較されるノ＼イト数分だけ各オペランドの残りデ
ータ長から減算する加算器と、オペランドのアドレスバ
ウンダリ条件を決定する演算を行う加算器と、上記各加
算器の出力結果に基づいて次の移動または論理比較され
るハイド数を生成するとともにフローの展開条件を決定
する回路とを備えたことを特徴としている。以下１図面
を参照しつつ、実施例に従って説明する。
第１図は本発明の一実施例構成、第２図は第１図図示実
施例における移動命令の処理動作説明図を示す。
施例における移動命令の処理動作説明図を示す。
第１図において、１および２は作業用アドレス生成回路
３はペースレジスタ、４はインテ・ノクスレシスタ、
５はディスプレイスメントレジスタ６はレジスタ１〜５
の内容にもとづいてオペランドの実効アドレスを生成す
るアドレス生成回路。
３はペースレジスタ、４はインテ・ノクスレシスタ、
５はディスプレイスメントレジスタ６はレジスタ１〜５
の内容にもとづいてオペランドの実効アドレスを生成す
るアドレス生成回路。
７はオペランドアドレスレジスタ、８はバッファ。
９はオペランド語レジスタ、１１は苛１令を実行する実
行ユニット（Ｅ ｕｎｉｔ）、 １２は実行結果が格
納される結果レジスタを表す。
行ユニット（Ｅ ｕｎｉｔ）、 １２は実行結果が格
納される結果レジスタを表す。
また、１３は第１オペランドの処理対象となっているア
ドレスを保持するレジスタ、１４は第２オペランドの処
理対象となっているアドレスを保持するレジスタ、１５
ばＡステージにおいて残りバイト数の演算を行う加算器
、１６は第１オペランドの残りバイト数を保持するレジ
スタ、１７は第２オペランドの残りバイト数を保持する
レジスタ、１８は処理すべきバイト長を決定するレング
ス生成器、１９は第１オペランドの処理ハイ１−敗を保
持するレジスタ、２０は第２オペラン１−の処理ハイド
数を保持するレジスタ、２１はアドレスバウンダリ条件
を決定するために使用する加算器。
ドレスを保持するレジスタ、１４は第２オペランドの処
理対象となっているアドレスを保持するレジスタ、１５
ばＡステージにおいて残りバイト数の演算を行う加算器
、１６は第１オペランドの残りバイト数を保持するレジ
スタ、１７は第２オペランドの残りバイト数を保持する
レジスタ、１８は処理すべきバイト長を決定するレング
ス生成器、１９は第１オペランドの処理ハイ１−敗を保
持するレジスタ、２０は第２オペラン１−の処理ハイド
数を保持するレジスタ、２１はアドレスバウンダリ条件
を決定するために使用する加算器。
２２は第１オペランドについての例えば第２６ビツトか
ら第３１ビツトまでの６ヒノトを保持するレジスタ、２
３はレジスタ１９の内容の退避レジスタを表す。
ら第３１ビツトまでの６ヒノトを保持するレジスタ、２
３はレジスタ１９の内容の退避レジスタを表す。
命令処理においては、Ａステージにおいてアドレス生成
回路６により実効アドレスが演算され。
回路６により実効アドレスが演算され。
オペランドアドレスレジスタ７にオペランドアドレスが
格納される。このアドレスにもとづいてアドレス変換が
なされ、オペランドがフェッチされて、実行ユニット１
１により演算が実行され、結果が結果レジスタ１２に格
納される。
格納される。このアドレスにもとづいてアドレス変換が
なされ、オペランドがフェッチされて、実行ユニット１
１により演算が実行され、結果が結果レジスタ１２に格
納される。
上記処理では、まずＤステージで汎用レジスタの読み出
しが行われ、ヘースレジスタ３またはインデックスレジ
スタ４を経由して、Ａステージでアドレス生成回路６か
ら、第１オペランドまたは第２オペランドのアドレスと
バイト数とが出力される。ここで、第１オペランドの処
理対象となるオペランドアドレスは、レジスタ１３に格
納され。
しが行われ、ヘースレジスタ３またはインデックスレジ
スタ４を経由して、Ａステージでアドレス生成回路６か
ら、第１オペランドまたは第２オペランドのアドレスと
バイト数とが出力される。ここで、第１オペランドの処
理対象となるオペランドアドレスは、レジスタ１３に格
納され。
第１オペランドの処理データ長は、レジスタ１６にセッ
トされる。同様に第２オペランドの処理対象となるオペ
ランドアドレスは、レジスタ１４に格納され、第２オペ
ランドの処理データ長は、レジスタ１７にセットされる
。なお９周知の如く。
トされる。同様に第２オペランドの処理対象となるオペ
ランドアドレスは、レジスタ１４に格納され、第２オペ
ランドの処理データ長は、レジスタ１７にセットされる
。なお９周知の如く。
長文字移動や長文字論理比較の命令において、第１およ
び第２のオペランドの長さは、必ずしも同じではない。
び第２のオペランドの長さは、必ずしも同じではない。
レジスタ１３．レジスタ１４の内容は、処理バイト長の
生成には使用されず、実行終了後におけるアドレス補正
に使用される。
生成には使用されず、実行終了後におけるアドレス補正
に使用される。
レングス生成器１８は、各オペランドに対応して２次の
フローの処理ハイド数（Ｌｌ、Ｌ２）を決定し、レジス
タ１９または２０に処理ハイド数を出力する。以降の処
理において、レジスタ１６または１７の値から、加算器
Ｉ５により、それぞれレジスタ１９または２０の値力檜
成しられ、残りバイト数がレジスタ１６または１７に再
設定されるようになっている。なお、レジスタ１６．１
７は、それぞれ例えば２４ビツトのレジスタで構成され
る。
フローの処理ハイド数（Ｌｌ、Ｌ２）を決定し、レジス
タ１９または２０に処理ハイド数を出力する。以降の処
理において、レジスタ１６または１７の値から、加算器
Ｉ５により、それぞれレジスタ１９または２０の値力檜
成しられ、残りバイト数がレジスタ１６または１７に再
設定されるようになっている。なお、レジスタ１６．１
７は、それぞれ例えば２４ビツトのレジスタで構成され
る。
レジスタ２２は、第１オペランドアドレスの第２６ビツ
トから第３１ビツトまての６ビノトを保持し、アドレス
バウンダリ条件から９次の処理ハイト（１６バイト処理
／６４バイト処理）を決定するために使用する値を保持
する。加算器２１は。
トから第３１ビツトまての６ビノトを保持し、アドレス
バウンダリ条件から９次の処理ハイト（１６バイト処理
／６４バイト処理）を決定するために使用する値を保持
する。加算器２１は。
レジスタ２２の内容とレジスタ１９の内容とを加算する
。レジスタ１６．レジスタ１７．またレジスタ２２によ
り、以下に説明するように１次の処理ハイＩ−数および
フロー展開パターンを従来の２サイクルパイプライン制
御における場合と同様に決定することができることとな
る。
。レジスタ１６．レジスタ１７．またレジスタ２２によ
り、以下に説明するように１次の処理ハイＩ−数および
フロー展開パターンを従来の２サイクルパイプライン制
御における場合と同様に決定することができることとな
る。
第２図は移動命令のタイムチャート例を示している。論
理比較命令についても同様である。
理比較命令についても同様である。
ストアフロー■のＡステージで、レングス生成器１８に
より２次のフローの処理バイト数をブリディクトして、
レジスタ１９およびレジスタ２０に設定する。レジスタ
１９およびレジスタ２０の内容は、それぞれ次のフロー
のストアおよびフェッチの処理ハイド数を示す。
より２次のフローの処理バイト数をブリディクトして、
レジスタ１９およびレジスタ２０に設定する。レジスタ
１９およびレジスタ２０の内容は、それぞれ次のフロー
のストアおよびフェッチの処理ハイド数を示す。
処理バイト数のブリディクトにあたって、加算器２１の
出力により１次のストアアドレスが１６バイトバウンダ
リにあるか否かの判定がなされる。
出力により１次のストアアドレスが１６バイトバウンダ
リにあるか否かの判定がなされる。
１６ハイトバウンダリにある場合には、第４図（ロ）に
示したように８ハイトフｌノチを２回繰り返し１次に１
６ハイトストアして処理の短縮を図るために、レジスタ
２０には「８−：を、またレジスタ１９にはｒ １．６
．１を設定する。レジスタ１９の値が「１６」のときに
は、第２オペランドをフェッチするとき１次のフローも
８ハイトフエソチを行うように制御し、続いて１６ハイ
ト同時にストアする制御を行う。ごれにより、３７０−
で１６バイトの移動がなされることになる。
示したように８ハイトフｌノチを２回繰り返し１次に１
６ハイトストアして処理の短縮を図るために、レジスタ
２０には「８−：を、またレジスタ１９にはｒ １．６
．１を設定する。レジスタ１９の値が「１６」のときに
は、第２オペランドをフェッチするとき１次のフローも
８ハイトフエソチを行うように制御し、続いて１６ハイ
ト同時にストアする制御を行う。ごれにより、３７０−
で１６バイトの移動がなされることになる。
マタ、レジスタ１７が保持する第２オペランドの残りバ
イト数がゼロのときには、埋め込み文字をストアするだ
けでよいので、フェッチするフローは必要がない。従っ
て、この場合、第４図（ハ）図示のように１次のフロー
もス１−アが連続するように制御する。以上のように、
加算器１５の出力、加算器２１の出力および第２オペラ
ンドの残りバイト数に基づいて１種々の展開パターンを
選択することができる。
イト数がゼロのときには、埋め込み文字をストアするだ
けでよいので、フェッチするフローは必要がない。従っ
て、この場合、第４図（ハ）図示のように１次のフロー
もス１−アが連続するように制御する。以上のように、
加算器１５の出力、加算器２１の出力および第２オペラ
ンドの残りバイト数に基づいて１種々の展開パターンを
選択することができる。
ところで、最初フニソチ、ストアフローに入るとき、そ
の前に処理レングスを生成する条件を設定するストアフ
ローがない。そこで、加算器１５および加算器２１の人
力Ｌ１を最初ゼロにしておく。そうすれば、途中におけ
る場合と同じ処理バイト発生条件となる。
の前に処理レングスを生成する条件を設定するストアフ
ローがない。そこで、加算器１５および加算器２１の人
力Ｌ１を最初ゼロにしておく。そうすれば、途中におけ
る場合と同じ処理バイト発生条件となる。
また１次のフェッチフローでは、第２オペランドアドレ
スは、前のフェッチフローでセットした作業用アドレス
レジスタ２ （ＷＡＲ２）の内容をアドレス生成回路
６に入れ、前の処理ハイド数Ｌ２をディスプレイスメン
トレジスタ５を経由してアドレス生成回路６に入れるこ
とにより、これらを加算して求められる。そして、記憶
制御部ヘプリディクトしたハイド数Ｌ２のアクセス要求
を出す。同時に残りバイト長を求める専用の加算器１５
により、レジスタ１７の内容がら処理バイト数Ｌ ２を
戚じて、レジスタ１７に設定する。
スは、前のフェッチフローでセットした作業用アドレス
レジスタ２ （ＷＡＲ２）の内容をアドレス生成回路
６に入れ、前の処理ハイド数Ｌ２をディスプレイスメン
トレジスタ５を経由してアドレス生成回路６に入れるこ
とにより、これらを加算して求められる。そして、記憶
制御部ヘプリディクトしたハイド数Ｌ２のアクセス要求
を出す。同時に残りバイト長を求める専用の加算器１５
により、レジスタ１７の内容がら処理バイト数Ｌ ２を
戚じて、レジスタ１７に設定する。
ストアのときには、同様に、第１オペランドア［・レス
は、前のストアフローでセットした作業用アドレスレジ
スタＩ、（ＷＡＲＩ）の内容をアドレス生成回路６に入
れ、前の処理バイト数Ｆ１をディスプレイスメントレジ
スタ５を経由してアドレス生成回路６に入れる、二とに
より、これらを加算して求められる。なお、第２図から
れかるように。
は、前のストアフローでセットした作業用アドレスレジ
スタＩ、（ＷＡＲＩ）の内容をアドレス生成回路６に入
れ、前の処理バイト数Ｆ１をディスプレイスメントレジ
スタ５を経由してアドレス生成回路６に入れる、二とに
より、これらを加算して求められる。なお、第２図から
れかるように。
前のストアフロー〇で七ノトシたレジスタ１９の処理バ
イト数Ｌ１は１次のストアフロー■で破壊される。そこ
で、一旦、退避レジスタ２３に処理バイト数Ｌ１と同じ
処理ハイ）数Ｆ１を保持するようになっている。ス１−
アにあたって、記（，４９制御部ヘプリディクトしたバ
イトａｒ−ｉの要求を出す。
イト数Ｌ１は１次のストアフロー■で破壊される。そこ
で、一旦、退避レジスタ２３に処理バイト数Ｌ１と同じ
処理ハイ）数Ｆ１を保持するようになっている。ス１−
アにあたって、記（，４９制御部ヘプリディクトしたバ
イトａｒ−ｉの要求を出す。
さらに、ストアの残りバイト長を加算器１５により求め
、レジスタ１６にセットし１次のフローの処理ハイド数
をブリディクトする。以下同様にフェッチまたはストア
のフローが繰りＬヌされる。
、レジスタ１６にセットし１次のフローの処理ハイド数
をブリディクトする。以下同様にフェッチまたはストア
のフローが繰りＬヌされる。
以上説明した如く５本発明によす１．：よ５次のフロー
の処理バイト数を決定するために、第１オペランドと第
２オペランドの残りバイト数を演算する加算器を持ち、
またアトレスハうンダリを求める加算器を持つことによ
り、１サイクルパイプラインで連続的に移動命令または
論理比較命令を処理していくことができるようになり、
かつ効率的なフロー展開を行うことができるようになる
。
の処理バイト数を決定するために、第１オペランドと第
２オペランドの残りバイト数を演算する加算器を持ち、
またアトレスハうンダリを求める加算器を持つことによ
り、１サイクルパイプラインで連続的に移動命令または
論理比較命令を処理していくことができるようになり、
かつ効率的なフロー展開を行うことができるようになる
。
第１図は本発明の一実施例構成、第２図は第１図図示実
施例における移動命令の処理動作説明図。 第３図は２サイクルパイプラインと１サイクルバイブラ
インとの比較を示す図、第４図は移動命令におけるフロ
ーの展開パ゛ターンの例、第５図は従来の２サイクルパ
イプラインによるフローチャートを示す。 図中、６はアドレス生成回路、１５は加算器。 １８はレングス生成器、２１は加算器を表す。 特許出願人 富士通株式会社 代理人弁理士 長谷用 文廣（外１名）第 １ 区 第 ３Ｉ２１１ Ｃイ】 ２サイ２ルノ１＃イγクイン （Ｏ）１サイクル７１′イフリイン −Ｌ−ノ一二り一旦＝」Ｌ−二− ニＬ二五−＝ニーニー」Ｌ−ヱー 第 ４ 図
施例における移動命令の処理動作説明図。 第３図は２サイクルパイプラインと１サイクルバイブラ
インとの比較を示す図、第４図は移動命令におけるフロ
ーの展開パ゛ターンの例、第５図は従来の２サイクルパ
イプラインによるフローチャートを示す。 図中、６はアドレス生成回路、１５は加算器。 １８はレングス生成器、２１は加算器を表す。 特許出願人 富士通株式会社 代理人弁理士 長谷用 文廣（外１名）第 １ 区 第 ３Ｉ２１１ Ｃイ】 ２サイ２ルノ１＃イγクイン （Ｏ）１サイクル７１′イフリイン −Ｌ−ノ一二り一旦＝」Ｌ−二− ニＬ二五−＝ニーニー」Ｌ−ヱー 第 ４ 図
Claims (1)
- 移動命令または論理比較命令における記憶装置にアクセ
スすべき第１オペランドアドレスと第２オペランドアド
レスとをそれぞれ保持しておく２つのレジスタと、処理
されるべき各オペランドの残りデータ長を保持する２つ
のレジスタとを備え、１サイクルパイプライン制御によ
り、移動命令または論理比較命令を処理する処理装置に
おける移動命令論理比較命令処理方式であって、各処理
毎に実効アドレスを求める加算器と、移動または論理比
較されるバイト数分だけ各オペランドの残りデータ長か
ら減算する加算器と、オペランドのアドレスバウンダリ
条件を決定する演算を行う加算器と、上記各加算器の出
力結果に基づいて次の移動または論理比較されるバイト
数を生成するとともにフローの展開条件を決定する回路
とを備えたことを特徴とする移動命令論理比較命令処理
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20892584A JPS61100835A (ja) | 1984-10-04 | 1984-10-04 | 移動命令論理比較命令処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20892584A JPS61100835A (ja) | 1984-10-04 | 1984-10-04 | 移動命令論理比較命令処理方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61100835A true JPS61100835A (ja) | 1986-05-19 |
| JPH028331B2 JPH028331B2 (ja) | 1990-02-23 |
Family
ID=16564395
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20892584A Granted JPS61100835A (ja) | 1984-10-04 | 1984-10-04 | 移動命令論理比較命令処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61100835A (ja) |
-
1984
- 1984-10-04 JP JP20892584A patent/JPS61100835A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH028331B2 (ja) | 1990-02-23 |
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