JP2602230B2 - データ処理装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は大容量主記憶を用いるデータ処理に係り、特
に従来のデータ処理装置との互換性を保証しながら主記
憶アドレスを拡張するのに好適なデータ処理装置に関す
る。

〔従来の技術〕

データ処理装置の主記憶アドレスを拡張する従来技術
は、アイビーエム社のマニュアル，アイビーエム・シス
テム/370エクステンディッド・アーキテクチャ・プリン
シプルズ・オブ・オペレーション（1983年）第５−４頁
から第５−10頁および第７−１頁から第７−８頁（IBM
System/370 Principles of Operation（1983）pp.5−
４〜５−10,pp.7−１〜７−８）において論じられてい
る。この従来技術では、仮想記憶方式を採り、24ビット
モードと31ビットモードの２種の仮想アドレス長モード
を持ち、固定小数点データおよび、論理データなどのデ
ータ長は32ビットである。汎用レジスタは32ビット長で
あり汎用レジスタの全32ビットに対して加算や減算など
のデータ演算命令が用意されている。アドレス演算命令
は用意されていないので、アドレス演算はこのデータ演
算命令を用いて実行する。データ演算命令の実行時には
汎用レジスタの全32ビットが読み出されて演算が行わ
れ、結果の32ビットが汎用レジスタに書き込まれる。オ
ペランドが主記憶にある主記憶アクセス命令は、命令コ
ード中でオペランドアドレスを生成するためのベースレ
ジスタおよびインデクスレジスタとして２本の汎用レジ
スタを指定する。主記憶アクセス仮想アドレスはベース
レジスタおよびインデクスレジスタの内容と命令コード
中の変位を加算することにより生成される。このとき、
加算結果のアドレス長を越える上位の部分は無視される
と規定されているため、ふつうこの加算は仮想アドレス
長モードに応じてベースレジスタおよびインデクスレジ
スタである汎用レジスタから仮想アドレス長分のみを読
み出して実行する。すなわち、24ビットモードでは汎用
レジスタの最下位ビットから上位へ24ビット、31ビット
モードでは汎用レジスタの最下位ビットから上位へ31ビ
ットを読み出す。主記憶アクセス命令であるロード命令
は仮想アドレス長モードにかかわらず上記のように生成
されたアドレスの主記憶から、32ビットのデータを読み
出して32ビットの汎用レジスタ全体に書き込む。

仮想アドレス長モードは処理装置の状態を保持するプ
ログラム状態語と呼ばれるレジスタ内の１ビットのモー
ドビットにより示される。モードビットはモード変更分
岐命令により変更可能であり、モードビットを変更する
ことにより仮想アドレス長モードが変更される。

〔発明が解決しようとする問題点〕

上記従来技術は、アドレスの拡張幅が大きく拡張アド
レス長が拡張前のデータ長すなわち汎用レジスタのビッ
ト長を越える場合については配慮がなされていなかっ
た。その場合従来技術を用いるならば、データ長を拡張
アドレス以上に拡張し、データ演算命令は拡張されたデ
ータ長に対する演算を実行するようにしなければならな
い。データ長を拡張すると、拡張前に作成された従来プ
ログラムと拡張語作成した新プログラムとのデータ授受
が困難になる。例えば、データ長が従来プログラムでは
32ビット、新プログラムでは64ビットの場合、従来プロ
グラムから新プログラムにデータを渡すには、32ビット
長のデータを64ビット長のデータに変換する必要がある
したがってデータ長を拡張すると互換性の保証が難しく
なるという問題があった。

また、主記憶アドレスを拡張する第２の従来技術は、
特公昭60−53895号に記載のように、アドレス拡張モー
ドが指定され、オペランドアドレスを生成する場合は、
拡張アドレスを生成し、アドレス拡張モードが指定され
ていない、または命令アドレスを生成する場合は、拡張
アドレスの拡張された上位部を“0"に設定するようにな
っていた。

この従来技術では命令アドレスを拡張しないので、従
来ソフトウエアの変更量を小さくして主記憶アドレスの
拡張が容易となるという利点があった。しかし、アドレ
スの拡張幅がデータ長を越える場合については考慮され
ておらず、第１の従来技術と同様の欠点があった。

本発明の目的は従来のデータ処理装置との互換性を保
証し、かつ効率的に主記憶アドレスを拡張することを可
能とするデータ処理装置を提供することにある。

〔問題点を解決するための手段〕

上記目的は、ａビットのオペランドアドレスの複数の
有効長のいずれかを指定する手段と、ａビット以上のｒ
ビットの汎用レジスタ群と、演算命令に応答して演算命
令で指定された単数または複数の第１の汎用レジスタの
ａビットより小さい最下位ｄビットを読み出して演算を
行いｄビットの演算結果を演算命令で指定された第２の
汎用レジスタの最下位ｄビットに書き込む演算手段と、
主記憶アクセス命令に応答して主記憶アクセス命令で指
定された単数または複数の第３の汎用レジスタからオペ
ランドアドレスの指定された有効長分を読み出してａビ
ットのオペランドアドレスを生成するアドレス生成手段
と、アドレス生成手段が生成したオペランドアドレスに
応答して主記憶装置からｄビットを読み出し主記憶アク
セス命令で指定された第４と汎用レジスタに書き込む、
または第４の汎用レジスタの最下位ｄビットを読み出し
主記憶装置に書き込む主記憶アクセス手段を設けること
により達成される。

〔作用〕

従来のデータ長をｄビット、汎用レジスタ長をｒビッ
トとすると、オペランドアドレスの有効長にかかわらず
データ長はｄビットであり、データに対する演算はｄビ
ットの演算手段で行い、データのロードおよびストアは
ｄビットの主記憶アクセス手段により行われるので異な
るオペランドアドレス有効長のプログラム間で、データ
を直接に授受することが可能となり従来データ処理装置
との互換性の保証が容易である。オペランドアドレスの
生成は、アドレス生成手段がオペランドアドレスの有効
長に応じてｒビットの汎用レジスタからオペランドアド
レスの有効長分のビット長を読み出して行うため、ｄビ
ットを越える主記憶アドレスの拡張が可能になる。

〔実施例〕

以下、本発明の一実施例を第１図から第９図により説
明する。本実施例では仮想記憶方式を採り仮想アドレス
長モード（以降アドレスモードと呼ぶ）として、24ビッ
ト,31ビット,48ビットの３種のモードを有する。したが
って、オペランドアドレスの有効長もそれぞれのモード
に合わせて、24ビット,31ビット,48ビットとなる。第９
図にアドレスモードごとにアクセス可能な仮想記憶領域
を示す。24ビットモード時は仮想アドレス０〜2²⁴−１
の領域201、31ビットモード時は０〜2³¹−１の領域20
2、48ビットモード時は０〜2⁴⁸−１の領域203にアクセ
ス可能である。データ長はアドレスモードにかかわらず
32ビットモードである。

第１図は本実施例の構成図である。本実施例は、実行
する命令コードを保持する命令レジスタ１、命令デコー
ダ２、プログラム状態語（PSW）３、アドレス演算のビ
ット長を制御するフリップフロップV18、命令コードか
らオペランドの実アドレスを生成するアドレス生成回路
４、主記憶装置５、フェッチデータレジスタ6,16個の64
ビット長汎用レジスタ７、64ビットアドレス演算回路
８、32ビットデータ演算回路９、レジスタ10、セレクタ
11,20,21、ANDゲート14、ORゲート13から成る。第２図
は64ビットアドレス演算回路８の構成図である。64ビッ
トアドレス演算回路８は64ビット２進固定小数点演算回
路51、64ビット論理演算回路52、セレクタ53,54から成
る。第３図は32ビットデータ演算回路９の構成図であ
る。32ビットデータ演算回路９は32ビット２進固定小数
点演算回路61、32ビット論理演算回路62、32ビット10進
演算回路63、セレクタ64,65から成る。第４図はアドレ
ス生成回路４の構成図である。アドレス生成回路４は48
ビットの３入力加算器71、31ビットの３入力加算器72、
24ビットの３入力加算器73、加算結果を保持するレジス
タ74,75,76、セレクタ77、仮想アドレスを実アドレスに
変換するアドレス変換回路78、実アドレスを保持する実
アドレスレジスタ79から成る。第５図は本実施例のデー
タ処理装置の主記憶アクセス命令の形式であるRX命令形
式96を示している。RX命令形式96はオペレーションコー
ド（OP）97、第１オペランドレジスタ番号（Ｒ）98、第
２オペランド・インデクスレジスタ番号（Ｘ）99、第２
オペランド・ベースレジスタ番号（Ｂ）100、12ビット
の第２のオペランド変位（Ｄ）101から成る。第６図は
演算命令の形式であるRR命令形式102を示している。RR
命令形式102はオペレーションコード（OP）103、第１オ
ペランド・レジスタ番号（R1）104、第２オペランド・
レジスタ番号（R2）105から成る。プログラム状態語３
は、アドレスモードを制御するビット（A1）16および
（A2）17を有する。ビットA1,16、A2,17が（0,0）のと
き24ビットモード、（1,0）のとき31ビットモード、
（0,1）または（1,1）のとき48ビットモードをあらわ
す。フリップフロップV18が０のときアドレス演算命令
およびアクセス対象がアドレスである主記憶アクセス命
令の対象ビット長はアドレスモードにかかわらず64ビッ
トであり、フリップフロップV18が１のとき対象ビット
長は24ビットモードと31ビットモードならば32ビット、
48ビットモードならば64ビットをあらわす。

次に本実施例の動作を説明する。まず本実施例のデー
タ処理装置の命令について説明する。本実施例では仮想
アドレスを計算するために汎用レジスタ間の演算を行う
アドレス演算命令と、データを計算するために汎用レジ
スタ間の演算を行うデータ演算命令と、主記憶装置と汎
用レジスタ間のデータ転送を行う主記憶アクセス命令を
有する。アドレス演算命令はRR命令形式102を持ち、命
令の例としては符号なし２進固定小数点加算命令（ADDA
命令）がある。データ演算命令はRR命令形式102を持
ち、命令の例としては符号あり２進固定小通点加算命令
（ADD命令）がある。主記憶アクセス命令はRX命令形式9
6を持つ、命令の例として、データをアクセス対象とす
るデータロード命令（Ｌ命令）、データストア命令（ST
命令）、アドレスをアクセス対象とするアドレスロード
命令（LA命令）、アドレスストア命令（STA命令）があ
る。

次に主記憶アクセス命令実行時の本実施例の動作を説
明する。主記憶アクセス命令の実行が開始されると命令
コードが命令レジスタ１にセットされる。命令デコーダ
２は命令レジスタ１内のRX命令形式96、主記憶アクセス
命令のオペレーションコード97をデコードして信号線OC
36にオペレーションコード97をセットする。また、主記
憶アクセス命令であることを示す信号縦MA45を１にセッ
トし、Ｌ命令やST命令などのアクセス対象がデータであ
る命令の場合は信号線AI39を０にセットし、LA命令やST
A命令などのアクセス対象がアドレスである命令の場合
は信号線AI39を１にセットする。アドレス生成回路４は
命令レジスタ１内RX命令形式96のＸフィールド99および
Ｂフィールド100が指す２本の汎用レジスタ７（それぞ
れインデクスレジスタ，ベースレジスタと呼ぶ）とＤフ
ィールド101の値を加算して、オペランドアドレスを生
成する。この加算では３種類ビット長の異なる加算器7
1,72,73の加算結果のうちいずれか一つのアドレスモー
ドを示す信号線AM37により第７図に示すように選択す
る。すなわち、信号線AM37が（0,0）で24ビットモード
を示す場合は、インデクスイレジスタおよびベースレジ
スタとして指定された２本の汎用レジスタ７の最下位24
ビットを読み出し、それらと命令レジスタ１の12ビット
のＤフィールド101を値を24ビット加算器73により加算
する。加算した結果は上位０を補って48ビットのレジス
タ76にセットされ、セレクタ77により選択され、アドレ
ス変換回路78に送られる。信号線AM37が（1,0）で31ビ
ットモードを示す場合は汎用レジスタ７の最下位31ビッ
トを読み出し31ビット加算器72より加算された結果がセ
レクタ77により選択される。信号線AM37が（0,1）また
は（1,1）で48ビットモードを示す場合は汎用レジスタ
７の最下位48ビットを読み出し48ビット加算器71により
加算された結果がセレクタ77により選択された。アドレ
ス変換回路78はセレクタ77により選択された加算結果す
なわち仮想アドレスであるオペランドアドレスを実アド
レスに変換し、実アドレスレジスタ79に実アドレスをセ
ットする。Ｌ命令やLA命令のロード命令の場合はその後
主記憶装置は実アドレスレジスタ79の実アドレスに対応
する主記憶の内容のフェッチデータレジスタ６にセット
する。信号線LS、46が１ならばフェッチデータ長は64ビ
ットであり、フェッチデータの上位32ビットおよび下位
32ビットすセレクタ21でセレクトされ、それぞれ線83.8
4を介してフェッチデータレジスタ６に書き込まれる。
信号LSが０ならばフェッチデータは32ビットであり、フ
ェッチデータはセレクタ21によりセレクトされて線84を
介してフェッチデータレジスタ６の下位32ビットに書き
込まれるフェッチングレジスタ６の内容は64ビットアド
レス演算回路８または32ビットデータ演算回路９を経由
してRX命令形式96のＲフィールド98で指定された汎用レ
ジスタ７に書き込まれる。このとき32ビットのデータの
場合はレジスタ10で上位に32ビットの０を付加して汎用
レジスタ７に書き込まれる。セレクタは、信号LSが１か
０かにより、演算器８の出力34とレジスタ10の出力49を
選択する。ST命令やSTA命令の場合は同様に汎用レジス
タ７から主記憶装置にセレクタ11と21を介してデータや
アドレスが書き込まれる。セレクタ20は信号LSが１のと
きは線80の上位32ビット、下位32ビットを選択してそれ
ぞれ線85,86を介して主記憶装置５に送り、信号LSが０
のときには線80上の下位32ビットを線85に送る。

なお、主記憶装置５は信号LSが１のときには64ビット
のデータの書き込み又は読み出しを行い、信号LSが０の
ときには32ビットのデータの読み出し又は書き込みを行
うものである。信号線LS46は扱う対象が32ビットのデー
タか64ビットのアドレスかを示すもので、プログラム状
態語のビットとゲート13,14から第８図に示すように値
が決定される。

次に、データ演算命令およびアドレス演算命令実行時
の本実施例の動作を説明する。命令の実行が開始される
と命令コードが命令レジスタ１にセットされる。命令デ
コーダ２は命令レジスタ１内のRR命令形式102命令のオ
ペレーションコード103をデコードして信号線OC36にオ
ペレーションコード103をセットする。また、主記憶ア
クセス命令でないことを示すため信号線MA45を０にビッ
トし、アドレス演算命令の場合は信号線AIを１に、デー
タ演算命令の場合は０にセットする。32ビットデータ演
算回路９はRR命令形式102のR1フィールド104とR2フィー
ルド105で指定された２本の汎用レジスタ７の最下位32
ビットを読み出して信号線OC36で指定された演算を実行
してその結果をレジスタ10に上位32ビット０を付加して
セットする。64ビットアドレス演算回路８はRR命令形式
102のR1フィールド104とR2フィールド105で指定された
２本の汎用レジスタ７の全64ビットを読み出して信号線
OC36で指定された演算を実行する。セレクタ11は信号線
LS46が１ならば64ビットアドレス演算回路８の出力を汎
用レジスタ７に書き込み、信号線LS46が０ならばレジス
タ10の出力を汎用レジスタ７に書き込む。

プログラム状態語３のモードビット16,17の変更は旧
モードビットの退避と新モードビットの設定を行う分岐
命令を実行することにより行われる。

また、フリップフロップV18の変更は専用の読み出し
命令および書き込みを用いて行われる。これらの命令は
本発明にとって必須のものではないためくわしい説明は
省略する。

本実施例では、データを汎用レジスタに書き込むとき
に、汎用レジスタのデータ長より上位部は０にセットさ
れるので、アドレス拡張前の従来プログラムとアドレス
拡張後の新プログラム間のアドレス授受では従来プログ
ラムのデータ演算結果をそのまま新プログラムのアドレ
スとして使用することが可能となり、従来データ処理装
置との互換性の保証が容易となる。また、データ長を越
えるビット長のアドレス演算が可能であるため、アドレ
スを上位と下位に分け２度データ演算を行うのにくらべ
高速にアドレス演算が行える。また、主記憶装置と汎用
レジスタ間のロードおよびストアをデータ長より大きい
汎用レジスタ長で行えるため、アドレスデータを上位と
下位に分け２度データロードおよびデータストアを行う
のにくらべ高速にアドレスデータのロードおよびストア
が行える。また、アドレスモードにかかわらずアドレス
演算長およびアドレスデータのロード・ストア長を一定
にすれば、データ長以下のアドレスモードのプログラム
でデータ長を越えるアドレスの演算やロードおよびスト
アが可能になるため、データ長以下のアドレスモードと
データ長を越えるアドレスモードの間でデータ長を越え
るアドレスの授受が可能となり、互換性の保証が容易と
なる。また、アドレスモードに応じてアドレス演算長お
よびアドレスのロード・ストア長を変更すれば、データ
長以下のアドレスをデータ長を越えるアドレス演算手段
で演算したり、データ長を越える主記憶アクセス手段で
ロードおよびストアすることがなくなり、アドレス演算
とアドレスのロードおよびストアが高速に行える。

本発明の実施例の他の構成の一つとして、上記実施例
のアドレス生成回路４が加算器48ビット長のもの一個と
し、24ビットモードおよび31ビットモードの場合は加算
結果の最下位24ビットおよび31ビットを使用する。ま
た、64ビットアドレス演算回路８と32ビットデータ演算
回路９のかわりに64ビットデータ演算回路を設けて32ビ
ットデータ演算は64ビットの演算結果の最下位32ビット
を使用する構成が考えられるが、上記実施例では32ビッ
ト長の演算高速性を重視して演算器を別立てとした。

また、本発明の第２の実施例として上記第１の実施例
の64ビットアドレス演算回路８を48ビット長としてアド
レス演算はすべて48ビット長とするものが考えられる
が、上記第１の実施例では、汎用レジスタの48ビットよ
り上位の16ビットの部分のアドレスではないデータに対
しても同時に演算可能とするために64ビット長とした。

さらに本発明の第３の実施例として上記第１の実施例
のフリップフロップV18を除いて、常にアドレス演算お
よびアドレスを対象とする主記憶アクセスを64ビット長
にする実施例も考えられる。この場合、24ビットモード
および32ビットモードのアドレス演算は遅くなる可能性
があるが本発明の主要な効果には全く影響がない。

〔発明の効果〕 本発明によれば、データ長は同一のままアドレス長を
拡張できるので、アドレス拡張前の従来プログラムとア
ドレス拡張後のプログラム間のデータ授受が容易であ
り、従来データ処理装置との互換性の保証が可能とな
る。

【図面の簡単な説明】

第１図は本発明の一実施例の構成図、第２図は同実施例
の64ビットアドレス演算回路の構成図、第３図は同実施
例の32ビットデータ演算回路の構成図、第４図は同実施
例のアドレス生成回路の構成図、第５図は同実施例のRX
命令形式の構成図、第６図は同実施例のRR命令形式の構
成図、第７図はアドレス生成回路セレクタの動作表、第
８図は演算結果セレクタの動作表である。第９図は同実
施例のアドレスモードにおける仮想記憶領域図である。 ３……プログラム状態語、７……汎用レジスタ、４……
アドレス生成回路、８……64ビットアドレス演算回路、
９……32ビットデータ演算回路、11……セレクタ、５…
…主記憶装置。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 吉住 誠一 国分寺市東恋ヶ窪１丁目280番地 株式 会社日立製作所中央研究所内 (56)参考文献 特開 昭60−134937（ＪＰ，Ａ) ＩＢＭシステム／370拡張アーキテク チャー解説書，ＳＡ22−7085−０（第１ 刷1984年４月），第２−３頁及び第３− ６頁

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】主記憶装置と、 第１のビット長をアドレス長とする第１のアドレスモー
   ドと、それより短かい少くとも一つの第２のビット長か
   ら選んだビット長をアドレス長とする第２のアドレスモ
   ードを指定するアドレスモード指定手段と、 該第１のビット長以上の第３のビット長をそれぞれ有す
   る複数のレジスタと、 命令で指定された演算を、該複数のレジスタ内の、命令
   で指定された第１のレジスタに保持された又は該主記憶
   装置から読み出された第１のデータに対して実行し、演
   算結果としての第２のデータを該命令で指定された第２
   のレジスタ又は該主記憶装置に供給するものであって、
   該第１のデータの有効桁長および該第２のデータの有効
   桁長は、その第１の演算動作モードでは該第１のビット
   長以上でありその第２の演算動作モードでは第１のビッ
   ト長より短い第４のビット長を有する演算手段と、 命令で指定された第３のレジスタに保持された第３のデ
   ータの内、該アドレスモード指定手段で指定されたアド
   レス長に等しいビット長部分に応答してアドレスを発生
   して該主記憶装置をアクセスするものであって、その第
   １のアクセス動作モードでは少なくとも上記第１のビッ
   ト長を有するデータを、その第２のアクセス動作モード
   では、上記第４のビット長を有するデータを、該主記憶
   装置と該演算手段と該複数のレジスタの一つのいずれか
   と該主記憶装置との間で転送可能ならしめるアクセス手
   段と、 命令に応答して該演算手段又は該アクセス手段の動作モ
   ードを制御する手段とを有するデータ処理装置。