JPS58189738A

JPS58189738A - デ−タ処理システム

Info

Publication number: JPS58189738A
Application number: JP57071210A
Authority: JP
Inventors: Kenichi Wada; 健一和田; Yoichi Shintani; 洋一新谷; Tsuguo Shimizu; 清水　嗣雄; Akira Yamaoka; 山岡　彰
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1982-04-30
Filing date: 1982-04-30
Publication date: 1983-11-05
Also published as: EP0093430A2; JPH0348536B2; DE3382056D1; EP0093430A3; US4739470A; EP0093430B1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明はデータ処理装置に係り、特に命令処理を複数ス
テージに分割し、各々のステージに独立なハードウェア
を設け、各ステージをオーツ（ラップさせたパイプライ
ン処理方式のデータ処理装置に関するものである。

従来のバイグライン処理方式では命令処理を５〜７個の
ステージに分け、各ステージを１−ンシンサイクル（デ
ータ処理装置の基本サイクル）で処理すると同時に各ス
テージをオーバラップさせることによって、ｌ命令の実
行を恰も１サイクルで処理しているようにさせる技術を
用いていた。

第１図囚はパイプライン処理方式による命令処理の一例
を示す。命令処理はり、Ａ、Ｌ、Ｂ、Ｐの５ステージに
分かれている。命令はＤステージに於いて、デコードさ
れオペランドアドレスが計算される。オペランドアドレ
スは、命令のインデクスフイールドによって指定された
汎用レジスタ（ＧＰＦＬ）（インチフスレジスタとよぶ
）の値と、命令のベースフィールドによって指定され九
〇ＰＲ（ペースレジスタとよぶ）の値と命令のデイスゾ
レースメントフィールドを加算することによって求めら
れる。但し、命令によってはインデクスフイールドを有
しない場合もある。Ａステージにおいて、求められたオ
ペランドアドレスが物理アドレスに変換される。Ｌステ
ージにおいて上記物理アドレスに基づきオペランドをバ
ッファメモリ（キャッシュメモリともいう）より読出す
。必要ならばＧＰＲオペランドも読出す。Ｅステージに
おいてこれらのオペランドを用い演算をする。Ｐステー
ジにおいて演算結果をＧＰＲ又はメモリへ格納する。第
１図囚では命令■〜■が各ステージを１サイクルピツチ
で処理される場合を示しており、実効的に、１サイクル
ピツチで１つの命令が処理されている。しかし、このよ
うなパイプライン処理方式では、都令系列によっては命
令を１サイクルで処理できない場合がある。例えば、前
の命令の処理結果を用いて、次の命令のオペランドアド
レスが求まる場合である。例えば、１８Ｍ３７０のアー
キテクチャ−（これによるデータ処理の動作に関する説
明はＩＢＭシステム参考凶誓ＧＡ２２−７０００　ｒ　
Ｉ　ＢＭシステム／′３７０の動作原理」に記述されて
いるので祥しい説明は省略すル）テは、Ｉ、（、［、ｏ
ａｄ）命令■とＡ（Ａｄｄ）命令■が連続し、Ｌ命令で
オペランドを書込むのに用いるインチフスレジスタとＡ
　ｆｉａ　令がオペランドアドレス計算のために使用す
るペースレジスタが一致している場合である。これをイ
ンチフス・ペースコンフリクトとよぶことにする。

第１図Ｂ）は上記で説明したようにＬ命令■とＡ命令■
でインチフス・ペースコンフリクトが発生し、パイプラ
インが乱れ、性能が劣下したようすを示す。即ち人命令
■のＤステージにおいてオペランドアドレスの計算をす
るにはＬ命令■のＰステージの終了をまたねばならない
。これはＬ命令のＰステージにて、人命令■が使用する
ＧＰＲが誉きかえられるからである。従って第１図囚の
ようにバイグラインがスムーズに流れている場合と比べ
後続の命令囚の実行開始は４サイクル遅れていることが
わかる。

本発明の目的はパイフリイン制御方式におけるインチフ
ス・ベースレジスタコンフリクト時の性能を改善したデ
ータ処理システムを提供することにある。

実用に共されているプログラムを解析するとインチフス
・ベースレジスタコンフリクト時調へてみるとその多く
は、Ｌ命令、人命令のように比較的、少ない回路数で構
成される演算器で処理される命令で生じることが判明し
た。

そこで、Ｄステージを司るハードウェアの近くに上記の
命令の多くの演算を処理で皐る先行演算器を実装し、そ
れによる演算結果をＧＰＲにＰステージより前のステー
ジで格納できるようにすることにより、この命令の結果
を、後続の命令が利用できるタイミングを早め、もって
上記インチフス・ベースレジスタコンフリクト時の８１
１１−１するものである。先行演ｘｉで処理できない命
令は、従来同様演算ユニット（ＥＵ）で演算処理された
後で、それによる演算結果をＧＰＲへ送る必要がある。

このため、ＧＰＲには先行演算器とＥｔＪの両方から誉
込めるようにする。しかしこのような構成をとった場合
、次の問題が発生する、例えば、命令Ｉ＋　、Ｉ２　、
Ｉ３．Ｉ４　、Ｉｓを処理する場合ケとりあげる。ここ
に命令ＩＳ　ＨＩ３　＋Ｉ４　、Ｉｓは先行演算器で処
理可能、命令Ｉ２は処理不可能とする。この場合、先行
演算器による命令１＋　、Ｉ３．Ｉ４　、Ｉｓの演算結
果はＧＰＲへこのＩＩＩ序で書込まれる。しかし、命令
Ｉ２の演）１粕来はＥＵで得られるだめ、命令■３の演
算結果の簀込みの後に簀込まれることになる。したがっ
て、命令■３の演算結果のＧＰＲへの誉込みは命令Ｉ、
の結果の薔込みより先に行なわれる。もし、命令■２と
Ｉ３が同一番号のＧＰＲへ書込む場合、これらの命令列
を処理した結果、命令Ｉ２の処理結果が最終的に残って
しまうので、この厳終結果は本来プログラムが最終的に
残るものとして期待している命令工、の処理結果とは異
なる。

この問題ケなくすように本発明は２つの方法を開ボする
。

１つは命令Ｉ２とＩ３の誉込みＧＰＲ番号を比較し、不
一致ならば、命令■３の誉込みを命令■２に先行させる
ことを許し、もし一致するならば、命令Ｉ２の結果のＧ
ＰＲｌｌｉ）込みが終了するまで稲令■３以降の命令の
ＧＰＲ書込みを遅らせる方法である。この場合、命令Ｉ
２と工４の簀込みＧ　Ｐ　Ｈ，食号についても同様の比
較が行なわれて、同様の処理がされる。

もう１つは命令Ｉ２のＧＰＲ誓込みが終了するまで、命
令■３以降のＧＰＲ＊込みを無条件に遅らせる方法であ
る。

以下、本発明の一実施例を図により説明する。

本実施例はＩＢＭ社のシステム／３７ｏ型寛子計算機に
通用可能であり、このシステムの動作は上Ｈ己会社のＭ
１Ｊ述した出版刊行物「ＩＢＭシステム／３７０の動作
原理」により説明されている。従っ−Ｃ以下では、特に
必要のない限り、上のシステムの動作の説明は省略する
とともに、そこに用いられている用語を、特別の場合を
除き説明を省略して使用する。本発明によるデータ処理
システムでは、１つの命令の実行は複数のステージに分
けて、かつ異なる命令の異なるステージが並列に実行さ
れるいわゆるパイプライン制御により実行される。

本実り例では従来技術で述べたのと同じ＜Ｄ、Ａ。

Ｌ、Ｅ、Ｐのステージが実行される。

第２図は本発明による命令ユニット（■Ｕ）１の構成を
示し、第３図は本発明による演算ユニット（ＥＵ）２の
構成な示す。ＩＵＩに従来同様ＧＰ）ｔ６０が設けられ
、ＥＵ２にも新たに、これと同じ数のレジスタからなる
ＧＰＲ４０５０が設けられている。以下、それぞれのＧ
ＰＲ，をＩＧＰＲ。

（ｊＵＰＲと呼ぶ。

（Ｄステージ）汲数の命令がバッファメモリ９６０から命令バッファ９
００にあらかじめ貯えられる。各命令は、そのＤステー
ジの始まる前に、命令切り出し回路９０１により命令レ
ジスタ９０２にセットされる。

この命令が、インデクスアドレス、ベースアドレス、デ
ィスプレイスメントから、一方のオペランドのアドレス
を発生する形式（ｉ’ｔＸ形式）を有するときは、その
Ｄステージに於いて、Ｘ／’Ｂ−アドレス制御回路９９
０が、この命令からインデクスレジスタアドレス（Ｘと
略す）、ペースレジスタアドレス（Ｂと略す）をそれぞ
れ線５３．５４を介してＩＱＰＲ，６０に送る。インデ
クスレジスタアドレスＸと、ペースレジスタアドレスＢ
でそれぞれ読出されたデータＧ　ａ（ト）、ＧＲの）と
−吊金のディスプレイメントとがアドレス加算器９８０
へ送られ、オペランドアドレスが岨算される。また、命
令レジスタ９０２内の命令の前半２バイト（その最左端
の１バイトは命令コードである）は命令キュー９０３に
セットされる。命令レジスタ９０２内の面会コードによ
シ、判定回路９０２Ａはこの命令が先行演算器９８１で
処理できるかどうかを判定し、判定結果が否定的のとき
は１を出力する。

この判定回路９０２Ａの出力は、命令レジスタ９０２内
の前半２バイトと対にして命令キューレジスタ９０３に
ストアされる。判定回路９０２Ａの出力はＰステージで
のＩＧＰＦｔ６０への書込み要求信号として利用される
。

（Ａステージ）ＲＸ形式の命令の場合、Ｄステージで得られたオペラン
ドアドレスをアドレス制御９５０が、ノ（ノファメモリ
用の物理アドレスに変換し、バッフメモリ９６０からオ
ペランドを読出し、オペランドバッファ９７０にセット
する。同時に、この出力はセレクタ８４０により選択さ
れ、先行演算器９８１に入力される。命令キュー９０３
から出力される命令の先頭２バイトを、ワークレジスタ
（ＩＥＲ）９０４にセットすると同時に、ＧＰＲアドレ
ス制御９９１により、この命令が使用する他方のオペラ
ンドを記憶したＩ（）ＰＲのアドレス（Ｒ，’ｌ）をこ
の命令のレジスタフィールドより切り出し、線５５経由
でＩＧＰＲ６０へ送出する。

このアドレスＲ１に基つきｌ０ＰＲ６０から読出された
オペランドＧｌ（（ＦＬＩ）は＄８２０に送出され、十
しクタ８５０により選択され先行演算器９８１に入力さ
れる。命令キュー９０３から出力された２バイトが、Ｉ
ＧＰＨにある２つのレジスタ内のデータをオペランドと
して使用する形式（Ｒ，Ｒ，形式）の命令のときには、
もう一方のオペランドに対するＩＧＰＲアドレス（Ｒ２
）をそこから（）ＰＦｔアドレス制御９９１が切り出し
、線５６紅由でＩＧＰＲ６０へ送り、これにより読出さ
れたｔベランドＧＲ（Ｒ２）は線８３０に送出され、セ
レクタ８５０により選択され、先行演算器９８１に入力
される。また、Ｅステージを制御するマイクロプログラ
ムの先頭アドレスを指定するために命令キュー９０３か
ら出力される命令のオペコード（１バイト目）を出力線
３０により送出する。捷だ、ＧＧＰＲ４０５０読出し、
書込みアドレスを含む命令の１バイト目は線３１経白で
もＥ　Ｕ　２へ送出される。同時にＰステージでのＩＧ
ＰＦｔ誉込み要書込号を線３１Ａ経由でＥＵ２へ送出す
る。

（Ｌステージ）Ａステージで続出された上記２つのオペランドが先行演
算器９８１で演算可ｉヒな命令にＺ４するときは、この
演算を実行し、結果をし／ジメタ９８２にセットする。

同時に線２０．２１経由で２つのオペランドをＥＵ２へ
送出する。先行演５ＷＳ９８１ではＡｓ、ＴＪＪ！出現
頻度の多い命令か実行できるが、’ｒ、４．Ｄ等論理規
模の大きい命令は処理できないっＩＥＲ９０４のうち、
命令の上に側からのビット８〜１１にて指定される書込
み用のレジスタアドレスｆｃ醒８００を介してレジスタ
９０４０にセットする。

ＥＵ２では、ＡステージにおいてＩＵＩより線３０紅出
で送出されたマイクロプログラムの先頭アドレスをＬス
テージにおいてアトＬ／スレジスタ（（コ５ＡＲ）１０
００にセントし、市１］御記隠装置１０１０ρ・らマイ
クロ命令を読出して、レジスタ（Ｃ８ＤＲ）１００１に
人力する。同様にＡステージにち・いてＩＵＩより縁３
１紅由で送られた命令の１バイト目をＬステージにおい
て、レジスタ（ＧＥＬ）３１００にセットする。

同様にＡステージにおいてＩＵＩより線３１Ａ経由で送
られたＰステージでのＩＧＰＲ書込み要求信号はＬステ
ージにおいて、フリップフロップ５０００にセットされ
る。

（Ｅステージ）ＩＵＩではレジスタ９０４０の出力５２の書込みアドレ
スを用いてレジスタ９８２の出力５０をＩＧＰＩ（，６
０に書込む。ＥＵ２では、線２０゜２１経由で送られた
オペランドをワークレジスタ（ＷＡＲ）４０００、ワー
クレジスタ（ＷＢＲ）４０１０にセットし、演算器４０
３０でマイクロ命令の制御下で演算し、結果をレジスタ
４０４０にセットする。演算器４０３０はＩＵＩ内の先
行演算器９８１と違い、全ての命令を処理できる汎用演
算器である。Ａステージでセットされたレジスタ（ＧＥ
Ｌ）３１００の内容はＬステージにおいてレジスタ（Ｇ
ＥＲ，）３１１０に移され、しかる後ＧＰＲ誉込書込ド
レス制御３１１０Ａによシ書込みアドレスが作られて（
ＲＸ命令ではＧＥＲ，３１１０の上４ビットが書込みア
ドレスとなる）線１１経由でＩＵＩの比較器９０４Ａへ
送られ、ＥステージでＩＵＩ内のレジスタ９０４．ｆｌ
にセットされる。フリップフロップ５０００の出力はＥ
ステージにおいてフリップ７０ツブ５０１０にセットさ
れ、線５０１０Ａを介して１．　Ｕ　ｌ内のＧＰｌ’を
誓込み制御７０へ送られる。Ｌステージで読出されたマ
イクロ命令はＣ３ＤＲ１００Ｉにセットされる。ＥＵＩ
’ｔ４）演ｉが１マシンサイクルで終了するもののとき
は、続出されたマイクロ命令内に終了ビット（Ｅ　ＯＰ
　）が設けられており、これが線１０１２を介して、Ｃ
８ＡＲ１００Ｏに送られ、次の命令に対するマイクロプ
ログラムの先頭アドレス３０をセットする。続出された
マイクロ命令が、マイクロプログラムの最後のものでな
い場合は続出されたマイクロ命令の一部が次のマイクロ
命令アドレスとして、線１０１１経由でＣ８ＡＲ１００
０にセットされる。こうして複数のマイクロプログラム
が順次続出される。そのマイクロプログラムの最後のマ
イクロ命令がＣ３ＤＲ１００Ｉにセットされたときは前
の場合と同様にして、線３０上の、先頭アドレスがＣ８
ＡＲ１００Ｏにセットされる。ＧＧＰＲの書込みおよび
ＩＧＰ凡の書込みはマイクロ命令で指定される。ＧＧＰ
Ｒ書込みを必要とする命令の場合は、ＧＯＰＲ書込みの
マイクロ命令がマイクロプログラム内に設けられており
、その命令がＣ３ＤＲ１００Ｉの出力線１０１３を経由
してデコーダ４１００により解読されると、フリップフ
ロップ４１０１がセットされる。フリップフロップ４１
ｏ１は線５８を経由してＧＧＰＲ４０５０へ齋込み許可
信号を送出する。先行演算器９８１で処理可能な命令で
もＧＧＰＲ書込みマイクロ命令をＥステージで発行する
ことに注意されたい。先行演算器９８１で処理不能の命
令の場合は、ＩＧＰＲ書込みマイクロ命令がマイクロプ
ログラム内に設けられている。ＩＱＰＲ書込みマイクロ
命令がＣ３ＤＲ１００１の出力線１００２を経由してデ
コーダ４２００に伝えられ、フリップフロップ４１０２
ヲセツトシＩ　ＯＰ　Ｒｌｍ込みｆａ号１０　ｏヲＩＵ
１（７）ＩＱＰＲ６０へ送出する。

（Ｐステージ）Ｐステージにおい１ＶよＥＵ２での演算結果をマイクロ
ｍ％の制御−トでレジスタ４０４０からＷ　ＣＲ４０２
０にセットし、結果音線４０２０ｈＭ由でＵ（）Ｐ）ｔ
４０５０へ送出する。先行演算器９８１で′ｖｉ、葬で
きない命令の場合にＩＧＰＩ（，６０に書込むべきデー
タとしてＷＣＩＬ４０２０の出力は線１０経山でＩＵＩ
のＩＱＰＲ６０に送出される。

ナオ゛、イ／テクス・ペースレジスタコンフリクトの発
生はＸ、’Ｂコンフリクト茨出器３により検量され、−
３ＡによりＤステージを抑止する。その動作の詳細は第
７図で説明する。

ｌだ、ステージ抑止１６号８０３Ａが”１”となると、
Ｄ、Ａ、Ｌ、Ｅの着ステージを抑止する。

その励１′Ｔ：の詳細は第１０凶で説明する。

以上により、先行演算器を具備した本発明の実施例の動
［卜のうち、Ｄ、Ａ、Ｌ、Ｅ、Ｐの５ステージの動作の
概蒙について説明した。

第４図は本発明の特徴である第２図のＩ　Ｇ　Ｐ　１（
６０をさらに詳細に示した図である。

訝に説明したようにＤステージではインデクスレンスタ
とベースレジスタアステージではオペランド（Ｒ１）と
オペランド（Ｒ２）を読出している。ＤステージとＡス
テージはパイプラインによりオーバラップして動作する
のでインデクスレジスタ、ペースレジスタ、オペランド
（Ｒ１）、オペランド（Ｒ２）の４本のＩＧＩ’Ｒを同
時に読出している。その詳細を第４図で説明する。

ｌ０ＰＲは１６本のＧＰＲ，８０００〜８０１５があり
、（それらをＧＰＦＬＯ−ＧＰＲ，１５と呼ぶ）それぞ
れ出力がＭＰＸ、５３Ａ、５３Ｂ、５３Ｃ。

５３Ｄへつながっている。ＭＰＸ、５３Ａでは線５３を
介して入力されるインデクスレジスタアドレスＸにより
１本のＧＰＲを選択し、線８００に送出する。同様にＭ
ＰＸ、５３ｐは線５４により指定されるベースレジスタ
アドレスＢＫより１本のｏ　ｐ　ａを選択し、線８１０
に送出し、ＭＰＸ。

５３Ｃは線５５を介して入力されるレジスタアドレスＲ
１により１本のＧＰＲを選択し、＠８２０に送出し、Ｍ
ＰＸ、５３Ｄは線５６を介して入力されるレジスタアド
レスＲ２により１本のＧＰＲを選択し、線８３０に送出
する。このように４つのＧＰＲを独立に絖出すことがで
きる。

また、先行演算器で処理できる命令はＬステージで、処
理できない命令はＰステージでＩＧＰＲ６つに簀込む。

ＬステージとＰステージはパイプラインによりオーバラ
ップして動作するので、ＬステージとＰステージで同時
にｌ０ＰＲ６０を誉込む必要がある。

その構成と動作の詳細を次に説明する。Ｐステージに於
いてＥＵ２からの簀込みデータは線１０Ｍ：由で谷ＧＰ
）Ｌ８０００〜８０１５へ結線される。同様に先行演算
器９８１からの書込みデータも線５０経出で谷ＧＰＲ８
０００〜８０１５へ結線される。ＥＵ２からのＧＰＲア
ドレスは線５１経由で込られデコーダ６１でデコードさ
れたあと、ＩＧＰＲ誓込み信号１００とアンドゲートを
経て、線６３０〜線６４５に送出される。Ｌステージで
は先行演算器での結果を誉込むべきＧＰＲアドレスを線
５２紅由で送り、デコーダ６２でデコードされたあと、
ＩＧＰＲ書込み許自Ｊ信号７００とアンドゲートを経て
、線６５０〜＃６６５に送出される。Ｐステージでの書
込み信号６３０と、Ｌステージでの書込み信号６５０は
オアゲートをれて線５３０を送出し、Ｇ　Ｐ　Ｒ８００
０へのセット信号を作る。線６３１〜線６４５と線６５
１〜線６６５も同様に、オアゲートを経て、線５３１〜
５４５を送出し、ＧＰＲ８００１〜ＧＰＲ８０１５への
セット信号となる。ＧＰＲ８０００へのデータ入力は線
６３０による。即ち線６３０が１”の場合、線１０を選
び、線６３０がｏ”の場合、線５０を選択する。ＧＰＲ
８００１〜ＧＰＲ８０１５の場合も同様に線６３１〜線
６４５にょシ、データ人力を選択する。以上により、Ｌ
ステージとＰステージで同時にＩＱＰＲを書込むことが
可能となる。

次にインデクス・ベースレジスタコンフリクトが発生し
たときの動作を第２図、第５図、第７図を用いて説明す
る。第５図は第２図の命令ユニッ１内のＸ／Ｂコンフリ
クト検出器３を詳細に示した図である。第７図はその場
合のパイプラインの流れ図である。Ｄ、Ａ、Ｌ、Ｅ、Ｐ
は各ステージを表わし、横軸は時間？マシンケイフルル
位で表わしている。谷７ノンサイクルは２つのクロック
によって分けられ、それぞれｌ１ｌｏ、　１１°ｌ　、
’ｌ’２　＋Ｔ３とする。以下では、モ命令の説明にお
いて、あるマシンサイクルＣ４がその命挫のあるステー
ジ、１列え、ｄＤステージに対すゐものであるときは、
そのサイクルのクロシクＴＩｒクロック（Ｄ。

ＴＩ＞の如くステージと組脅せて表示する。第７図の番
号■〜■は処理される命令の番号を示しでいる。また■
ｒヨＬ　（Ｌｏａｄ　）　命令、■はＡ（Ａｄｄ）命令
で、■の書込みし／スメ番号ｉｔ　１と■のインデクス
レジスタコ号Ｘが一致し、いわゆるインデクスレジスタ
コ７・７リクトを起こしている場合の本発明によるパイ
プラインの流れを示している。従って第１図［Ｆ］）の
従来技術のパイプフィンの流れに対応している。

■、命令■は先行演算器９８１で処理可能なので既にに
を明したようＶＣ１ＬステージでＩ　Ｇ　ｌ）　）ｔ、
に誓込むことができる。従ってＬ昂令■のＥステージに
オーバラップしてＡ命令■のＤステージが動作でき、必
要なオペランドアドレスを得ることができる。これによ
り第１図ＣＢ）に比べ、人命令■のＤステージを２サイ
クル早く開始することができた。

それは第１図（ｆ３）ではＬ命令■のＰステージでＧＰ
Ｒに誉込んだのに比べ、第７図では２サイクル早いＬス
テージでＧＰＲに誉込めることに起因する。

その動作の制御をさらに以下に説明する。Ｌ命令■はＣ
１サイクルのクロックＴｏ（Ｄ、Ｔｏ）で命令レジスタ
９０２にセットされる。Ｌ命令■は先行演算器９８１で
処理可能なので、判定回路９０２Ａで判定され、出カバ
０”を０２サイクルのクロックＴｏ（Ａ、Ｔｏ）で命令
キュー９０３にセットされる。また命令レジスタの前半
２バイトは同じく（Ａ、Ｔｏ）に命令キュー９０３にセ
ットされる。

１９０３Ａｉｄ（Ａ、Ｔｏ）ｊり出力される。Ｃ％？−
イクルのクロックＴｏでは人命令■が命令レジスタ９０
２にセットされる。Ｘ／Ｂアドレス制御回路９９０はＡ
命令■のＸ、Ｂを線５３．５４を介してＸ／Ｂコンフリ
クト検出器３に送る。同時刻にＬ命令■の誉込みレジス
タ査号Ｒ１が線９０３Ａを介してＸ／Ｂコンフリクト検
出器３に送られる。

３では第５図に示す比軟器１００００により比較される
。この場合アドレスは一致しているので、出力はオアゲ
ートを介し、Ｄスケ−７抑止体号３Ａを（１１１７とす
る。この信号により人命令■はＣ２サイクルでのＤステ
ージの処理を抑止される。

Ｃ２サイクルのクロックＴ２（Ａ、Ｔ２）ではＬ命令■
の書込みアドレスＲ１を言む前半２バイトがＩＥＲ９０
４にセットされる。Ｉ　ＥＲ９０４の誉込みアドレスＲ
１をきむ４ビツトを線８００を介してＣ３サイクルのク
ロックＴｏ　（Ｌ、Ｔｏ　）でレジスタ９０４０にセッ
トされる。

Ｃ２サイクルで人命令■のＤステージの動作が抑止され
たので０３サイクルのクロックＴ。で線５３．５４には
Ａ館令■のＸ、Ｂが送出されている。同時刻にレジスタ
９０４０の出力５２はＬ命令■の誓込みアドレスＲ１が
送出されているので、Ｘ／Ｂコンフリクト検出器３では
−５３と線５２を比軟器１００１０で比較する。この場
合、アドレスは一致するので、出力はオアゲートを介し
、Ｄステージ抑止信号３Ａを１”とする。これによりＡ
命令■はＣ３す・イクルでのＤステージ処理も抑止され
る。

Ｃ２す・ｆクルのクロックＴ、（Ａ、Ｔ意）でＰステー
ジでの１ＧＰＦＬ４に込み要求信号は３１Ａ経由でＥ（
Ｊ２へ送出され、Ｃ３サイクルのクロックＴ　２　（Ｌ
　、　’、［’　２　）　テア　１Ｊ　７プフロツブ５
０００ｉＣセツトされ、１５０００Ａを介してＩＵＩへ
送られる。

Ｃ２サイクルのクロックＴｏ（Ａ、Ｔｏ）でＬ命令■の
１−込みアドレスＲ１が縁３１を経由してＥＬ１２へ送
られ、Ｃ２サイクルのクロックｉ’　ｚ　（Ａ。

Ｔ２　　）でＧＥＬ３１００にセットされる。Ｃ３サイ
クルのクロックＴ。（Ｌ、Ｔｏ）でＧＥＲ３１００にセ
ットされＧＰＲ省込みアドレス制御３１１０Ａにより、
３１００の上４ビット、即ちＬ命令■のＲ，１が切り出
され、Ｃ３サイクルのクロックＴ２（Ｌ。

Ｔ２　）に１１を介してＩＵＩへ送られる。

Ｃ３サイクルでも人命令■のＤステージの動作が抑止さ
れたので０４サイクルのクロックＴｏで＆１５３．５４
には人命令■のＸ、Ｂが送出されている。

同時刻に線１１には−Ｌ命令■の書込みアドレスＲ１が
送出されているので、Ｘ／Ｂコンフリクト検出器３では
線１１と線５３を比較器１００２０で比較する。この場
合もアドレスは一致するが、ＰステージでのＩＱＰＲ−
ｉｉ：込み要求信号５０００ＡはＩｔ　Ｏｌｊであるの
で、アンドゲートで抑止され、Ｄステージ抑止信号３Ａ
は“θ″となる。従って人命令■はＣ４サイクルでＤス
テージの処理がなされる。

Ｌ命令■は先行演算器９８１で処理可能であるが、命令
■が先行演算６９８１で処理不可能の場合は、Ｐステー
ジでのｌ０ＰＲ誉込み要求信号５０００Ａが１″′とな
シＣ４サイクルでも、Ｄステージ抑止信号３Ａが′ｌ′
″となりＤステージの処理が抑止される。さらにこの場
合Ｃ５サイクルでも、ＰステージのＩＧＰｆ’Ｌ薔込み
要求信号５０１０　Ａが１″となり、Ｄステージ抑止信
号３Ａが′１″となることになりＤステージの処理が抑
止される。

Ｃ６サイクルではじめて命令■のＤステージが処理され
る。この場合のパイプラインの流れは第１図［Ｆ］）と
同じとなる。

マタ、ベースレジスタ５４についても同じく、比較器１
００４０〜１００７０によりアドレス比較がなされ、必
要なら、Ｄステージ抑止信号３Ａを１”とする。

このようにして、命令■が先行演算器９８１で処理可能
な場合、インデクスレジスタコンフリクト時の性能を、
従来より２サイクル改善することができた。

次にこのように先行演算器を構成した場合に、生ずる発
明の概略で述べた不都合を解決する方法及び動作につい
て説明する。

第６図は本発明の特徴であるＧＰＲｉＦ込み制御７０を
さらに詳細に示した図であるが、その動作は第８図〜第
１０図を用いて説明する。

第８図は先行演算器９８１で処理できＧＰＲを★込む命
令（例えばＬ命令の連続）が連続した場合のパイプライ
ンの流れ図を示したものである。

都令■〜■はＲＸ命令でＧＰＲを簀込む命令とする。便
って、Ｒ１でＧＰＲ誉込書込ドレスを指定する。

命令■はＣ１サイクルのクロックＴ。（’Ｄ、Ｔｏ）で
命令レジスタ９０２にセットされる。命令■は先行演算
器９８１で処理可能なのでそれぞれカニ中１定回路９０
２Ａで判定され、出力ＨＯ＃及び命令の前半２バイトを
０２サイクルのクロックＴ。（ＡＴｏ　　）で命令キュ
ー９０３にセットされる。Ｃ２サイクルのクロックＴ。

（Ａ、Ｔｏ）でセットされた書込みアドレスＲ１を宮む
出力、１ｉ１９０３ＡはＣ２サイクルのクロックＴｚ　
（Ａ、Ｔｚ　）でＩＥＲ９０４にセットされる。ＩＥＲ
９０４のうちのオペコード部は厭８０４を介し第６図の
ＧＰＲ簀込み制＃７０に人力される。ＧＰＲ誉込書込定
回路９９００により、命令■は先付演算器９８１で処理
ｏＪ能でめり、かつＧＰｆ（、誉込みをする命令数、線
９９０１に′１＃を生じ、Ｃ３サイクルのクロック′■
゛２にクリップフロップ９９０２にセットされる。

ＧＰＲ書込み判定回路９９００は命令コード８０４を入
力とする周知の回路である。

Ｃ２サイクルのクロックＴ　！　（Ａ　、　Ｔ　＊　）
で′０″にセットされた出力線３１Ａ上の先行演算不可
能表示信号は、第４図で示すように０３サイクルのクロ
ックＴ２（Ｌ、Ｔ２）でフリップフロップ５０００にセ
ットされ、線５０００Ａに出力される。また、Ｃ４サイ
クルのクロックＴ、でフリップフロップ５０１０にセッ
トされ、線５０１０Ａに′０”を出力する。

Ｃ２サイクルのクロックＴｏ（Ａ、Ｔりでセットされた
マイクロ命令アドレス３０はＣ３サイクルのクロックＴ
。（Ｌ、’ｒｏ　）でＥＵ２のＣＨＡＲｌｏｏｏにセッ
トされる。しかる後、制御記憶装置１０１０を読出し、
Ｃ３サイクルのクロックＴ２　（Ｌ　。

Ｔ２　）にＣ８，ＤＲｌｏｏｌにセットされる。命令■
はＧＰＲ簀込みをする命令故、Ｃ３ＤＲ１００ＩにはＧ
ＧＰＲＩ込み命令がセットされているのでデコーダ４１
００でデコードされ、Ｃ４サイクルのクロックＴ２（Ｅ
、Ｔ２　）にフリップ７０ツブ４１０１にセットされ、
出力線５８に１′を出力する。

これが（）ＧＰＲ４０５０への書込み指令である。命令
■のＰステージでＩＧＰＲ６０へ畜込む必要がないので
、？ＩＭ１００２にはＩ　Ｇ　Ｐ　Ｒ−ｉｆ込み指令が
出力されない。従って７リツプフロツブ４１０２にはＣ
４サイクルのクロックＴ２でｔｔ　Ｏ＃ｊがセットされ
、信号１００には′０”が出力される。これは、先行演
算器９８１で処理可能数、既にＣ３サイクル（Ｌステー
ジ）でＩＧＰＲ６０に誉込みが完了しているので、この
サイクルにＩＧＰＲ書込み信号１００を必要としないこ
とをいみする。第６図の動作は命令■についての説明が
さらに必要である。

命令■はＣ２サイクルのクロックＴｏ（Ｄ、Ｔｏ）で命
令レジスタ９０２にセットされる。Ｃ３サイクルのクロ
ックＴｏ（Ａ、Ｔｏ）では命令■の２バイトが線９０３
Ａに出力され、Ｃ３サイクルのクロック’ｌ”２（Ａ、
　Ｔ２　）でＩＥＲ９０４にセットさｔｔＸ誓込みアド
レスｌＩＭＳＯＯ等を出力する。ＩＥＲ９０４の血性コ
ード部の出力線８０４は第６図のＧＰＲ書込み制御７０
に入力され、ＧＰＲＩ込み判定回路９９００により命令
■も先行演算器９８１で処理ＤＪ′能であり、かつＧＰ
Ｒ書込みをする命令故、線９９０１に′°１′″を生じ
、Ｃ４サイクルのクロックＴ２（Ｌ、Ｔ２　）にフリッ
プフロップ９９０２にセットされ線９０４Ｌに出力され
る。先行する命令■は先行演算可能な命令であり、Ｃ３
サイクルのクロックＴ２　（Ａ、Ｔ２）では命令■に対
する先行演算可能侶号°°０”が出力されている。線５
０００Ａは６０”であり命令■に先行する命令も先行演
算可能なので＠５０１０Ａも”Ｏ”とな９、線９０００
にはａＯ”が出力され、Ｃ４サイクルのクロックＴ　２
　（Ｌ　、　Ｔ　２　）にフリップフロップ９００１が
セットされず、反転出力９０１０は１”となる。次に＃
！９０４Ｌと線９０１Ｏはアンドゲートを経てＩＧＰＲ
４込み許可信号７００を生成する。フリップフロップ９
００１がセットされないのでステージ抑止信号８０３人
は１０”となる。命令■も命令■と同じく、Ｃｓサイク
ルのクロックＴ２（Ｌ、Ｔ２）にフリップフロップ９９
０２に１”をセットされ、線９０４Ｌに出力する。Ｃ４
サイクルのクロックＴ２では命令■と同じく、巌５００
０Ａは′Ｏ″であり、線５０１０Ａは前述したようにｕ
Ｏ″なので、縁９０００には′０″が出力されるので０
５サイクルのクロックＴ２に７リツプフロツグ９００１
がセットされず反転出力９０１０は１′″となる。従っ
て＠９０４Ｌと線９０１０はアンドゲートｆ、社てＩＧ
ＰＲ誉込み書込７００を生成する。

このようにしてステージ抑止信号８０３Ａは“０″とな
り、パイプラインは乱れずに流れてゆく。

第９図は命令■が先行演算器９８１で処理できない命令
、命令■■■■が、処理できる命令であり、命令■及び
■のＧＰＲ書込みアドレスが、共に■のＧＰＲ畜込みア
ドレスと異なる場合のパイプフィンの流れ図を示したも
のである。命令■の動作は次の点を除いて第８図の命令
■の動作と同じである。即ち、命令■は先行演算器９８
１で処理不可能なのでそれが判定回路９０２Ａで判定さ
れ、出力６１″を０２サイクルのクロックＴｏで命令キ
ュー９０３にセットされる。この信号は命令キュー９０
３の出力線３１ＡとしてＥＵ２へ送られ、第８図と同様
に動作する。従って、Ｃ，サイクルのクロックＴ　２　
（Ｌ　、　Ｔ　ｚ　）でフリップフロップ５０００に１
”がセットされ、出力線５０００Ａに°′ｌ″を発生す
る、さらに、命令■のＰステージでは第７図と異なりＩ
ＧＰＲ６０へ誓込む必賛がある。Ｃ３サイクルのクロッ
クＴ　ｚ　（Ｌ　、Ｔ　ｚ　）でセットされたＣ３ＤＲ
１００１にはＩＧＰＲ書込み指令が保持され、線１００
２を経て、デコーダ４２００でデコードされて、Ｃ４サ
イクルのクロックＴ２（Ｅ　。

Ｔ２）でフリップフロップ４１０２にセットされ、Ｉ　
Ｇ　Ｐ　Ｒ４込み信号１００に１″を出力する。

本発明の特徴は命令■の動作についてさらに説明される
。命令■は命令■と異なり先行演算器９８１で処理可能
であり、その動作は第８図と次の点を除いて同じである
。Ｃ３サイクルのクロックＴ２でセットされたＩＥＲ９
０４の中の誉込みアドレス線８００は、同時刻にセット
された命令■の誉込みアドレス線１１と比較器９０４Ａ
で比較する。

この場合、前述したようにこの比較は成立しないので１
１０１＋を線８０３に発生する。この時刻には前述した
ように縁５０００Ａは°′１″が出力されているが、線
８０３は＋ｒ　Ｏ＋ｌのため第６図の一方のアンドケー
トは開かない。また、＃５０１０Ａは０”（命令■の前
の命令は先行演算器９８１で処理可能なので第７図の動
作説明よりこれは理解できるはずである）なので、もう
一方のアンドゲートも開かず、従って０４サイクルのク
ロックＴ２に７リツブフロツプ９００１がセットされず
、反転出力９０１０には”　１　’が出力される。しか
る（ｉ、＠１９０４Ｌと線９０１０のアンドゲートが開
かれＩＧＰＲ誓込み信号７００を生成する。従って、ス
テージ抑止信号８０３Ａは′″０”となる。

命令■に関して説明するならば、Ｃ４サイクルのクロッ
クＴ２でセットされたＩＥＲ９０４の中の誉込みアドレ
ス線８００は、同時刻にセットされた命令■の誉込みア
ドレス線８０１と比較器９０４Ｂで比較する。この場合
、前述したようにこの比較は成立しないので　（Ｉ　Ｑ
　Ｊｊを＠８０２に発生する。この時刻には前述したよ
うに線５０１０Ａにはパ１”が出力されているが、線８
０２は′０”のため第６図の一方のアンドゲートは開か
ない。

また、巌５０００Ａは“”ｏ”（命令■は先行演算器９
８１で処理可能でおる。）なので、もう一方のアンドケ
ートも開かず、従ってＣｓサイクルのクロックＴ２にフ
リップフロップ９００１がセットされず、反転出力９０
１０には１１”が出力される。

しかる後、線９０４Ｌと４１！９０１０のアンドゲート
が開かれＩＧＰＲ齋込み許可信号７００を生成する。ま
た、同時刻にステージ抑止信号８０３Ａは“０”となる
。このようにしてこの場合も第７図の如くパイプライン
が流れる。

第１０図は命令■が先行演算器９８１で処理できない命
令、命令■■■■が処理できる命令でおり、命令のと■
のＧＰＲ書込みアドレスが同じ場合のパイプラインの流
れ図を示したものである。

命令■の動作は第９図の命令■の動作と同じであるので
省略する。命令■の動作は第８図と次の点を除いて同じ
であるっＣ３サイクルのクロックＴ２でセットされたＩ
ＥＲ９０４の中の書込みアドレスｍ５ｏｏは同時刻にセ
ットされり命令■の着込みアドレス線１１と比較４９０
４Ａで比較する。この場合、第９図と異なり、この比較
は成立し、′１”を線８０３に発生する。この時刻には
一５０００Ａにはパ１”が出力されている（命令■は先
行演算器９８１で処理できないため）ので、第６図の上
のアンドゲートが開き、Ｃ４サイクルのクロックｌ１ｌ
ｚにフリップフロップ９００１がセットされ、ステージ
抑止信号８０３人をセットする。

従って反転出力９０１０には０″が出力される。

Ｃ４サイクルのクロックＴ２には線９０４Ｌには１″が
出力されている（命令■は先行演算器９８１で処理可能
でかつＧＰＲ＊込み命令である）が、アンドゲートが開
かず、工ＧＰＲＶ７ｉ込み信号７００は抑止される。Ｃ
４サイクルのクロックＴ２で命令■のＩＧＰＲ４込み信
号１００に１″′が出力されると、第６図のフリップフ
ロップ１０００００に０５サイクルのクロックＴ２にセ
ットされ、線１００Ａに出力される。フリップ７０ツブ
９００１はこれらをうけて、Ｃ６サイクルのクロツクＴ
２にリセットされ、ステージ抑止信号８０３Ａもリセッ
ト（′０”となる）される。従って反転出力９０１０に
は′１＃が出力される。この間、ステージが抑止されて
いるため、線９０４Ｌにはパ１”が出力されているので
、アンドゲートが開いて、ＩＧＰＲ書込み許可信号７０
０が”１＃となる。ステージ抑止信号８０３Ａが＠１”
の間、谷ステージは抑止される。そのようすは第９図の
Ｃ，、Ｃ，サイクルに示される。このステージ抑止の論
理は、当業者には周知の回路なので、図示しない。この
ようにして、命令■のＩＧＰＲ書込みは命令■のＩＧＰ
Ｒ書込みの終了まで待たせられるので、同一アドレスの
ＩＧＰＲへの書込み順序が守られる。

第１０図で命令■と■のＧＰＲＩ込みアドレスは異なっ
ているが、命令■と■が同′じ場合についても、第１０
図から容易に類推できるので説明を省略する。

以上は書込みアドレスを比較し、不一致ならば誓込みを
許し、一致するならば誉込みを遅らす方法である。これ
に対し、もう一つの方法は、比較を行なわず無条件に齋
込みを遅らす方法である。

この方法の実施例を第１１図、第１２図、第１３図を用
いて示す。既に第１図から第１０図については説明陽な
ので以降は相異点を中心に欣明する。

第１１図は第２図のＩＵＩを詳細に示した図である。第
２図と比べると、比較器９０４Ａ　、９０４Ｂが不要で
あり、ＧＰＲｉＦ込み制御７００人力が、１１Ｍ５００
Ａ、線８０４、線１００のみとなり間単となっているこ
とが特徴である。

第３図、第４図は前者の実施例と同じであり、本実施例
の特徴であるＧＰＲ＊込み制御７０をさらに詳細に示し
た図を第１２図に示す。これは紡省の実施例の第６図に
拍車する。その動作を第１３図を用いて説明する。図に
おいて命令■が先行演算器９８１で処理できない命令、
命令■■■■が処理できる命令であり、前者の実施例の
第９図と第１０図の両方を抱含する例である。本実施例
では、前者の例と異なり、命令■及び■のＧＰＲ誉込書
込ドレスが■のＧＰＲ書込みアドレスと異なっていても
、同しそも同じ動作をする。

第１３図の動作は既に説明した第１０図の動作と似−ｃ
　ｚ−ｐ　、以下は第１０図の動作と異なる点を中心に
説明する。命令■の動作は第１０図の都令■の動作と同
しである。命令■の動作は第１０図と矢の点を除いて同
じである。Ｃ３サイクルのクロックＴ２でセットされた
ＩＥＲ９０４の中の書込みアドレス線８００と同時刻に
セットされた都令■の誓込みアドレス＠１１との比較は
しない。

既に説明したようにこの時刻に線５０００Ａには“１”
が出力されている（命令■は先行演算器９８１で処理で
きないため）ので、第１２図に示すフリツプフロツプ９
００１がセットされ、ステージ抑止信号８０３Ａをセッ
トする。以後の動作は第１０図と同じである。このよう
にアドレス比較結果を用いず＃５０００Ａのみでフリツ
プフロツプ９００１をセットするのが、本実施例の％黴
である。

このために、ＧＰＲ４込み制御７０の回路の簡単化が実
現できている。

以上の２つの実施例により、ＥＵ２とＩＵＩの両方から
１ＧＰｆｔ６０を一込める構成をとった場せ、これらの
命令を述べに処理しているデータ処理システムとｌｉｆ
＋−の結果を侍ることが可能となった。

４−発明によれば、先行メ昇器で命令処理かり能となり
、ＧＰＲ−＼の誉込みが高速されるので、インｆクス・
ベースレジスタコンフリクト時の性能を改善したデータ
処理システムを提供することができた。本発明の効果の
例は既に第７図に示した。

島ら頗情■がＬ命令、■がＡ命令で、この２都令のＩＭ
Ｉにインデクス・ベースレジスタコンフリクトが元圧し
、パイプラインが乱れたようすを第７凶にボした。これ
Ｑユ従米技何の凹−ケースの第１凶■に札当すゐ。本発
明では命令■の、ステージでＵＰｆｔへの書込今が可能
となるため、同一サイクルで一省■のＤステージをオー
バラップさせることかり能となる。従って第１図面と比
軟して２サイクル尚速化でさることがわかる。

本冗男ではＩＧＰＲへはＥｔＪとＩＵの両方から書込め
る構成が心安であるが、この場合、先行演算器で処理で
きない命令が発生した場合、後続の先行演算器で処理で
きる命令のＧＰＲ，書込みアドレスと上記の誉込みアド
レスの比較回路を設け、不一致ならば後続の命令のＧＰ
Ｒ書込みを進め、一致するならば、先行する命令のＧＰ
Ｒ簀込みまで、後続の命令のＧＰＲ書込みを遅らせる第
一の実施例か、無条件に先行する命令のＧＰＲ書込みま
で、後続の命令のＧＰＲ書込みを遅らせる第二の実施例
により、命令を逐次に処理しているデータ処理システム
と同一の結果を得ることが可能となった。

【図面の簡単な説明】

編１図（至）はパイプライン処理方式による従来技術に
よる命令処理図、第１図（Ｂ）はインデクス・ベースレ
ジスタコンフリクトが発生した場合の従来技術の命令処
理図、第２図は命令ユニット１の詳細図、第３図は演算
ユニット２の詳細図、第４図は第２図のｌ０ＰＲ６０の
詳細図、第５図は第２図のＸ／Ｂコンフリクト検出器３
の詳細図、第６図は第２図のＧＰＲ書込み制御７０の詳
細図、第７図〜第１０図は本発明の詳細な説明する動作
図、第１１〜第１３図は本発明の他の実施例を示す図で
あろう７１　　　タ　図 ′ｖｉ　　６　　図ＯＯＯＯ０第　ｇ　　図第９図茅　ｆθ　　図 ′″ｆＪ／Ｚ　　　図第１３図

Claims

【特許請求の範囲】

命令の処理を複数のステージに分け、これらのステージ
対応に独立したハードウェアを備え、複数の命令を一度
に処理するパイプライン処理方式データ処理システムに
於いて、パイプラインの制御を司る命令ユニット内に、
多くの命令の演算を処理できる先行演算器とＧＰＲ（汎
用レジスタ）と、全ての命令の演算を処理できる演算ユ
ニットを備え、先行演算器で処理できる場合は先行演算
器から、先行演算器で処理できない場合は演算ユニット
からＧＰＲへ誉込む手段を備え、先行する先行演算器で
処理できないＧＰＲ省込み命令に対して、無条件に、上
記命令のＧＰＲ書込みが終了するまで、後続の命令のＧ
ＰＲ４込みを遅らせる手段、もしくは、先行する先行演
算器で処理できない命令のＧＰＲ４込みアドレスと後続
の先行演Ｓ器で処理できる命令のＧＰＲ簀込みアドレス
との比較手段を備え、アドレスが一致しない場合には後
続の命令のＧＰＲ書込みを計１＝ＪＬ、アドレスが一致
する場合には、先行する命令のＧＰＲ４：込みが終了す
るまで、後続の命令のＧＰＲ書込みを遅らせる手段を有
することを特徴とするデータ処理システム。