JPH0619712B2 - アドレス生成制御方式 - Google Patents
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- JPH0619712B2 JPH0619712B2 JP60288789A JP28878985A JPH0619712B2 JP H0619712 B2 JPH0619712 B2 JP H0619712B2 JP 60288789 A JP60288789 A JP 60288789A JP 28878985 A JP28878985 A JP 28878985A JP H0619712 B2 JPH0619712 B2 JP H0619712B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、情報処理装置のアドレス生成制御方式、特
に、アドレス生成を用いるレジスタの内容が、アドレス
指定フィールドによりモディファイされるアドレス指定
方式を持つ情報処理装置のアドレス生成制御方式に関す
る。
に、アドレス生成を用いるレジスタの内容が、アドレス
指定フィールドによりモディファイされるアドレス指定
方式を持つ情報処理装置のアドレス生成制御方式に関す
る。
従来技術を説明する前に、本発明の制御対象となるアド
レス生成について具体的に説明する。
レス生成について具体的に説明する。
本発明の対象となるアドレス指定方式の具体的なものと
しては次に示す二つのものが広く知られている。一つ
は、レジスタの内容をアドレス計算前に語長などで示さ
れる値だけ減算し、その減算した値をアドレス計算に用
いるプリディクリメント方式、もう一つはレジスタの内
容をそのままアドレス計算に用いるが、アドレス計算後
に語長などで示される値だけ加えたものを同一のレジス
タへ書き込んでおくポストインクリメント方式がある。
なおこれらを総称して以下レジスタモディファイ方式と
呼ぶ。
しては次に示す二つのものが広く知られている。一つ
は、レジスタの内容をアドレス計算前に語長などで示さ
れる値だけ減算し、その減算した値をアドレス計算に用
いるプリディクリメント方式、もう一つはレジスタの内
容をそのままアドレス計算に用いるが、アドレス計算後
に語長などで示される値だけ加えたものを同一のレジス
タへ書き込んでおくポストインクリメント方式がある。
なおこれらを総称して以下レジスタモディファイ方式と
呼ぶ。
従来、レジスタモディファイ方式の制御に用いられてい
る制御回路の一構成例を第３図に示す。
る制御回路の一構成例を第３図に示す。
３１は、アドレスフィールデコーダで、命令コード中の
アドレスフィールド３１１が入力され、各種のアドレス
生成情報をデコードし、デコード信号線３１２を通して
制御回路３２を制御する。３２は、デコーダ３１からの
デコード信号線３１２からの情報により、レジスタ群３
３の読み出し／書き込み、およびインクリメンタ／ディ
クリメンタを制御する制御回路である。３３は少なくと
もアドレス計算に用いるアドレス情報を保持しているレ
ジスタ群であり、制御線３１４を通して、制御回路３２
の読み出し／書き込み制御を受ける。３４は、制御回路
３２から出力される制御線３１３の制御でレジスタ群３
３の一つのレジスタ内容を出力することのできるデータ
線３１５の内容をインクリメントまたはディクリメント
することのできるインクリメンタ／ディクリメンタであ
る。
アドレスフィールド３１１が入力され、各種のアドレス
生成情報をデコードし、デコード信号線３１２を通して
制御回路３２を制御する。３２は、デコーダ３１からの
デコード信号線３１２からの情報により、レジスタ群３
３の読み出し／書き込み、およびインクリメンタ／ディ
クリメンタを制御する制御回路である。３３は少なくと
もアドレス計算に用いるアドレス情報を保持しているレ
ジスタ群であり、制御線３１４を通して、制御回路３２
の読み出し／書き込み制御を受ける。３４は、制御回路
３２から出力される制御線３１３の制御でレジスタ群３
３の一つのレジスタ内容を出力することのできるデータ
線３１５の内容をインクリメントまたはディクリメント
することのできるインクリメンタ／ディクリメンタであ
る。
このような構成をもったアドレス生成制御回路で、前記
レジスタモディファイを制御する場合は、以下のように
なる。
レジスタモディファイを制御する場合は、以下のように
なる。
命令コード中のアドレスフィールド３１１をデコーダ３
１はデコードし、レジスタモディファイであることを検
出した場合に、デコード信号線３１２によって制御回路
３２がどのように動作するかを述べる。
１はデコードし、レジスタモディファイであることを検
出した場合に、デコード信号線３１２によって制御回路
３２がどのように動作するかを述べる。
プリディクリメントでは、制御回路３２は、制御線３１
４を用いてまずデコーダ３１で指定されたレジスタの内
容がデータ線３１５へ出力される。次に制御線３１３を
用いてデータ線３１５の内容をディクリメントしデータ
線３１５に書きもどす。データ線１５のディクリメント
された内容が、読み出されたと同一のレジスタに制御線
３１４によって書き込まれる。再度同じレジスタの内容
がデータ線３１６を通してアドレス加算器へ送られる。
４を用いてまずデコーダ３１で指定されたレジスタの内
容がデータ線３１５へ出力される。次に制御線３１３を
用いてデータ線３１５の内容をディクリメントしデータ
線３１５に書きもどす。データ線１５のディクリメント
された内容が、読み出されたと同一のレジスタに制御線
３１４によって書き込まれる。再度同じレジスタの内容
がデータ線３１６を通してアドレス加算器へ送られる。
ポストインクリメントでは、まずデコーダで指定された
レジスタの内容がデータ線３１６へ送り出されアドレス
加算器へ送られる。そしてこのレジスタと同じ内容がデ
ータ線３１５へ送られ、制御線３１３の制御下でインク
リメンタディクリメンタ３４によってインクリメントさ
れ現在アドレス計算されている命令が命令実行部で処理
された後データ線３１５へ書き戻され、読み出した時と
同じレジスタに書き戻される。
レジスタの内容がデータ線３１６へ送り出されアドレス
加算器へ送られる。そしてこのレジスタと同じ内容がデ
ータ線３１５へ送られ、制御線３１３の制御下でインク
リメンタディクリメンタ３４によってインクリメントさ
れ現在アドレス計算されている命令が命令実行部で処理
された後データ線３１５へ書き戻され、読み出した時と
同じレジスタに書き戻される。
上述した制御回路でオペランドのアドレス計算のための
レジスタモディファイ制御を実行しようとしたと、オペ
ランドのアドレス計算にレジスタモディファイが指定さ
れるごとにレジスタの内容を変える必要がある。もし一
命令中に２つ以上のオペランドが存在する場合でも、オ
ペランドのアドレス計算時にレジスタモディファイが指
定されるたびにレジスタの内容を変更するために、レジ
スタモディファイの指定にしたがってインクリメントま
たはディクリメントする必要がある。そのために命令デ
コード／アドレス計算を処理するユニット（以下命令デ
コード／アドレス計算部と呼ぶ）の命令を実行するユニ
ット（以下命令実行部と呼ぶ）の２ステージで命令をパ
イプライン化して処理する場合、命令デコード／アドレ
ス計算部がレジスタモディファイを指定されても、命令
実行部で行なわれている命令の中にレジスタモディファ
イ指定となるレジスタがある場合、命令実行部によって
そのレジスタの使用が終了するまでは、命令デコード／
アドレス計算部で命令実行部の動作とは無関係にレジス
タモディファイし（命令実行部でそのレジスタを使用す
る前に内容が変わってしまうことがある）、アドレス計
算を行なうことができない。そのためにパイプラインが
止まってしまう欠点があった。
レジスタモディファイ制御を実行しようとしたと、オペ
ランドのアドレス計算にレジスタモディファイが指定さ
れるごとにレジスタの内容を変える必要がある。もし一
命令中に２つ以上のオペランドが存在する場合でも、オ
ペランドのアドレス計算時にレジスタモディファイが指
定されるたびにレジスタの内容を変更するために、レジ
スタモディファイの指定にしたがってインクリメントま
たはディクリメントする必要がある。そのために命令デ
コード／アドレス計算を処理するユニット（以下命令デ
コード／アドレス計算部と呼ぶ）の命令を実行するユニ
ット（以下命令実行部と呼ぶ）の２ステージで命令をパ
イプライン化して処理する場合、命令デコード／アドレ
ス計算部がレジスタモディファイを指定されても、命令
実行部で行なわれている命令の中にレジスタモディファ
イ指定となるレジスタがある場合、命令実行部によって
そのレジスタの使用が終了するまでは、命令デコード／
アドレス計算部で命令実行部の動作とは無関係にレジス
タモディファイし（命令実行部でそのレジスタを使用す
る前に内容が変わってしまうことがある）、アドレス計
算を行なうことができない。そのためにパイプラインが
止まってしまう欠点があった。
また従来技術の一つでは、これらの欠点を解決するため
に命令実行部と同一のレジスタ群を命令デコード／アド
レス計算部において、命令実行部とは独立してレジスタ
モディファイを制御する方法もあった。しかしこの方法
では、レジスタの規模が大きくなりすぎる点、また、命
令実行部でレジスタ書き込みが生じたとき、その内容も
命令デコード／アドレス計算部へ書き写さなればならな
い点を逆に、命令デコード／アドレス計算部でモディフ
ァイされたレジスタの内容も命令実行部へ書き写さなけ
ればならないので制御が複雑となる欠点があった。
に命令実行部と同一のレジスタ群を命令デコード／アド
レス計算部において、命令実行部とは独立してレジスタ
モディファイを制御する方法もあった。しかしこの方法
では、レジスタの規模が大きくなりすぎる点、また、命
令実行部でレジスタ書き込みが生じたとき、その内容も
命令デコード／アドレス計算部へ書き写さなればならな
い点を逆に、命令デコード／アドレス計算部でモディフ
ァイされたレジスタの内容も命令実行部へ書き写さなけ
ればならないので制御が複雑となる欠点があった。
本発明は上記実情に鑑みてなされたもので、その目的と
する所は少ないハードウェア量においてもパイプライン
の乱れの少ない、レジスタモディファイの制御を実現す
る情報処理装置を提供することにある。
する所は少ないハードウェア量においてもパイプライン
の乱れの少ない、レジスタモディファイの制御を実現す
る情報処理装置を提供することにある。
本発明によれば、 アドレス生成に用いるレジスタの内容が、命令コード中
のアドレスフィールドの指定によってモディファイされ
るアドレス指定方式を持つ情報処理装置において、 アドレス生成に用いるレジスタと、前記レジスタの内容
を補正するための定数発生器と、前記レジスタの内容と
前記定数発生器から発生する定数とを加算する加算器
と、命令コード中のアドレスフィールドをデコードする
アドレスフィールドデコーダと、オペランド毎にそのオ
ペランドの所定のアドレス生成情報を記憶しておくアド
レス情報保持回路とを具備し、オペランドのメモリアド
レス計算時に、前記アドレス情報保持回路に保持された
内容と、前記オペランドのための前記アドレスフィール
ドデコーダより出力されるアドレス生成情報とによっ
て、前記定数発生器中の定数を選択し、前記レジスタの
内容を選択された前記定数を用いて前記加算器によって
補正することを特徴とするアドレス生成制御方式が得ら
れる。
のアドレスフィールドの指定によってモディファイされ
るアドレス指定方式を持つ情報処理装置において、 アドレス生成に用いるレジスタと、前記レジスタの内容
を補正するための定数発生器と、前記レジスタの内容と
前記定数発生器から発生する定数とを加算する加算器
と、命令コード中のアドレスフィールドをデコードする
アドレスフィールドデコーダと、オペランド毎にそのオ
ペランドの所定のアドレス生成情報を記憶しておくアド
レス情報保持回路とを具備し、オペランドのメモリアド
レス計算時に、前記アドレス情報保持回路に保持された
内容と、前記オペランドのための前記アドレスフィール
ドデコーダより出力されるアドレス生成情報とによっ
て、前記定数発生器中の定数を選択し、前記レジスタの
内容を選択された前記定数を用いて前記加算器によって
補正することを特徴とするアドレス生成制御方式が得ら
れる。
次に本発明について図面を参照して説明する。
第１図は、本発明の一実施例を示す構成図である。
１は、デコーダで、命令コード中のアドレスフィールド
が入力され、各種のアドレス生成情報を作成し、デコー
ド線１２を通してアドレス情報保持回路を、デコード線
１３を通して制御回路４を制御する。２は、デコーダ１
で解読されたデコード情報の内、レジスタモディファイ
に関係する情報を保持するアドレス情報保持回路（以下
単に保持回路と呼ぶ）。３は、レジスタ群８から読み出
されたアドレスを補正するための定数発生器である。４
は、レジスタ群８の中でアドレス計算に必要なレジスタ
を読み出すための制御信号を発生する制御回路である。
５は、定数発生器３から出力される定数と、レジスタ群
８から読み出されるアドレスとを加算する加算器であ
る。なおこの加算器は、通常のアドレス生成に用いる加
算器でもよいし、本目的のための専用の加算器でもよ
い。６は、命令実行部でのレジスタ群８の読み出し／書
き込みおよびインクリメンタ／ディクリメンタ７の制御
を行なう制御回路である。７は、制御回路６の指示に基
づき、レジスタ群８の中の一つのレジスタの内容をモデ
ィファイするインクリメンタ／ディクリメンタである。
８は少なくともアドレスを保持することのできるレジス
タ群である。
が入力され、各種のアドレス生成情報を作成し、デコー
ド線１２を通してアドレス情報保持回路を、デコード線
１３を通して制御回路４を制御する。２は、デコーダ１
で解読されたデコード情報の内、レジスタモディファイ
に関係する情報を保持するアドレス情報保持回路（以下
単に保持回路と呼ぶ）。３は、レジスタ群８から読み出
されたアドレスを補正するための定数発生器である。４
は、レジスタ群８の中でアドレス計算に必要なレジスタ
を読み出すための制御信号を発生する制御回路である。
５は、定数発生器３から出力される定数と、レジスタ群
８から読み出されるアドレスとを加算する加算器であ
る。なおこの加算器は、通常のアドレス生成に用いる加
算器でもよいし、本目的のための専用の加算器でもよ
い。６は、命令実行部でのレジスタ群８の読み出し／書
き込みおよびインクリメンタ／ディクリメンタ７の制御
を行なう制御回路である。７は、制御回路６の指示に基
づき、レジスタ群８の中の一つのレジスタの内容をモデ
ィファイするインクリメンタ／ディクリメンタである。
８は少なくともアドレスを保持することのできるレジス
タ群である。
なお、デコーダ１、保持回路２、定数発生器３、制御回
路４、加算器５は命令デコード／アドレス計算部、制御
回路６、インクリメンタ／ディクリメンタ７、レジスタ
群８は命令実行部に属し、おのおの独立性をもってパイ
プラインで動作しているものとする。
路４、加算器５は命令デコード／アドレス計算部、制御
回路６、インクリメンタ／ディクリメンタ７、レジスタ
群８は命令実行部に属し、おのおの独立性をもってパイ
プラインで動作しているものとする。
このようなブロック構成の回路の動作を以下で説明す
る。
る。
アドレスフィールドをデコーダ１で解読し、保持回路
２、制御回路４へデコード線１２、および１３を通して
送る。保持回路２は、今までにレジスタモディファイ指
定があり、まだ命令実行部のインクリメンタ／ディクリ
メンタ７によってまだモディファイされていないレジス
タ方向とモディファイの変化方向（プリディクリメント
ならマイナス、ポストインクリメントならプラス）を記
憶している。記憶するモディファイ情報の数は、命令デ
コード／アドレス計算部の各ステージ間のキューの深
さ、およびおのおののステージでの平均実行時間の差等
によって決定される。
２、制御回路４へデコード線１２、および１３を通して
送る。保持回路２は、今までにレジスタモディファイ指
定があり、まだ命令実行部のインクリメンタ／ディクリ
メンタ７によってまだモディファイされていないレジス
タ方向とモディファイの変化方向（プリディクリメント
ならマイナス、ポストインクリメントならプラス）を記
憶している。記憶するモディファイ情報の数は、命令デ
コード／アドレス計算部の各ステージ間のキューの深
さ、およびおのおののステージでの平均実行時間の差等
によって決定される。
制御回路４へ送られたデコード情報によってアドレス計
算に必要なレジスタが読み出され、データ線２０を通し
て加算器５へ送られる。一方定数発生器３は保持回路２
に保持されている情報の出力線１４と制御回路４によっ
て読み出されたレジスタＮＯ．（制御線１６によって示
される。）と同じレジスタが過去（以下で示す過去とい
う言語は命令実行部でモディファイ処理されるまでの過
去を示す。）にレジスタモディファイによるアドレス指
定方式で用いられたかチェックし、現在のモディファイ
の有無、方向、および過去の同一レジスタのモディファ
イの有無、方向とによって定数を選択し、その定数をデ
ータ線１５を通して加算器５へ送る。
算に必要なレジスタが読み出され、データ線２０を通し
て加算器５へ送られる。一方定数発生器３は保持回路２
に保持されている情報の出力線１４と制御回路４によっ
て読み出されたレジスタＮＯ．（制御線１６によって示
される。）と同じレジスタが過去（以下で示す過去とい
う言語は命令実行部でモディファイ処理されるまでの過
去を示す。）にレジスタモディファイによるアドレス指
定方式で用いられたかチェックし、現在のモディファイ
の有無、方向、および過去の同一レジスタのモディファ
イの有無、方向とによって定数を選択し、その定数をデ
ータ線１５を通して加算器５へ送る。
例えば、同じレジスタ１００が過去にモディファイされ
ていない場合、現在指定されているレジスタがプリディ
クリメントなら“−１”、ポストインクリメントおよび
モディファイ指定がない場合は“０”を定数発生器３は
出力する。また同一のレジスタＮＯ．が過去に１回だけ
プリディクリメントされていた場合、今回プリディクリ
メントなら“−２”、ポストインクリメントおよびモデ
ィファイ指定がないなら“−１”を定数発生器３が出力
する。逆に過去に１回だけポストインクリメントされて
いた場合、今回プレディクリメントなら“０”、ポスト
インクリメントおよびモディファイ指定がないなら“＋
１”を出力する。
ていない場合、現在指定されているレジスタがプリディ
クリメントなら“−１”、ポストインクリメントおよび
モディファイ指定がない場合は“０”を定数発生器３は
出力する。また同一のレジスタＮＯ．が過去に１回だけ
プリディクリメントされていた場合、今回プリディクリ
メントなら“−２”、ポストインクリメントおよびモデ
ィファイ指定がないなら“−１”を定数発生器３が出力
する。逆に過去に１回だけポストインクリメントされて
いた場合、今回プレディクリメントなら“０”、ポスト
インクリメントおよびモディファイ指定がないなら“＋
１”を出力する。
以上の例をまとめ、定数発生器３から出力される値を一
般式で示すと ただしＸは、現在指定されているレジスタＮＯ．が過去
にポストインクリメントされた回数、Ｚは同様にプレデ
ィクリメントされた回数を示す。
般式で示すと ただしＸは、現在指定されているレジスタＮＯ．が過去
にポストインクリメントされた回数、Ｚは同様にプレデ
ィクリメントされた回数を示す。
この定数発生器から発生した定数は、加算器５へ送ら
れ、制御回路４によって読み出されたレジスタの内容と
加算され、メモリオペランドのアドレスまたは、そのア
ドレスの計算の基となる情報となる。
れ、制御回路４によって読み出されたレジスタの内容と
加算され、メモリオペランドのアドレスまたは、そのア
ドレスの計算の基となる情報となる。
以上のようにレジスタの内容を変えずにレジスタの内容
を補正することによってレジスタモディファイの効果を
だすのだが、実際のレジスタモディファイを指定した命
令の実行前か、実行後にはレジスタ群８の中のモディフ
ァイ指定されたレジスタのモディファイを行なう必要が
ある。この処理は、保持回路２の内容が命令実行部の制
御回路６へ制御線１７を通して送られ保持回路２に保持
されている情報によって、現在命令実行部で実行されて
いる命令アドレスモディファイが、命令実行部の制御回
路６の下で、アドレス計算ステージでレジスタモディフ
ァイの対象となったレジスタをインクリメンタ／デクリ
メンタによってインクリメント又はディクリメントされ
る。なおインクリメント、およびディクリメントされた
ものに関する保持回路２の中の情報はこの時点で無効化
される。
を補正することによってレジスタモディファイの効果を
だすのだが、実際のレジスタモディファイを指定した命
令の実行前か、実行後にはレジスタ群８の中のモディフ
ァイ指定されたレジスタのモディファイを行なう必要が
ある。この処理は、保持回路２の内容が命令実行部の制
御回路６へ制御線１７を通して送られ保持回路２に保持
されている情報によって、現在命令実行部で実行されて
いる命令アドレスモディファイが、命令実行部の制御回
路６の下で、アドレス計算ステージでレジスタモディフ
ァイの対象となったレジスタをインクリメンタ／デクリ
メンタによってインクリメント又はディクリメントされ
る。なおインクリメント、およびディクリメントされた
ものに関する保持回路２の中の情報はこの時点で無効化
される。
上述した構成例の中で保持回路は、どの命令が、何番目
のオペランドで、どのレジスタを、どのようにモディフ
ァイを受けたかを記憶する必要がある。その保持回路の
構成例を示す。
のオペランドで、どのレジスタを、どのようにモディフ
ァイを受けたかを記憶する必要がある。その保持回路の
構成例を示す。
ここで示す例は、一命令分の保持回路で、かつ一命令中
に最大２つのオペランドがある場合であり、第２図で示
す。
に最大２つのオペランドがある場合であり、第２図で示
す。
２１は第１オペランドにレジスタモディファイがあった
場合に使用される保持回路でＡ１フィールドには、モデ
ィファイの有無を示す有効ビット、Ｂ１フィールドはモ
ディファイが＋か−かの情報、Ｃ１フィールドはどのレ
ジスタが対象となっているかを示すレジスタＮＯ．情報
である。２２は第２オペランドのための情報で第１オペ
ランド同様にＡ２〜Ｃ２までの各フィールドを持つ。
場合に使用される保持回路でＡ１フィールドには、モデ
ィファイの有無を示す有効ビット、Ｂ１フィールドはモ
ディファイが＋か−かの情報、Ｃ１フィールドはどのレ
ジスタが対象となっているかを示すレジスタＮＯ．情報
である。２２は第２オペランドのための情報で第１オペ
ランド同様にＡ２〜Ｃ２までの各フィールドを持つ。
この保持回路２１，２２では一命令力で最大２オペラン
ドまで制御可能である。
ドまで制御可能である。
次にこの保持回路の情報をどのように使用するか説明す
る。第１オペランドでレジスタモディファイ指定があっ
た場合、本実施例では、以前の命令でのレジスタモディ
ファイは、すべて実行されているので、前述した一般式
の内Ｚ＝Ｘ＝０に相当する定数を発生する必要がある。
すなわち新命令のデコードを開始した時点では、先行す
る命令のレジスタモディファイが完了し、保持回路の有
効ビットは、無効化されているので定数発生器ではプレ
ディクリメントなら“−１”それ以外のポストインクリ
メント、またはモティファイなしなら“０”を発生す
る。
る。第１オペランドでレジスタモディファイ指定があっ
た場合、本実施例では、以前の命令でのレジスタモディ
ファイは、すべて実行されているので、前述した一般式
の内Ｚ＝Ｘ＝０に相当する定数を発生する必要がある。
すなわち新命令のデコードを開始した時点では、先行す
る命令のレジスタモディファイが完了し、保持回路の有
効ビットは、無効化されているので定数発生器ではプレ
ディクリメントなら“−１”それ以外のポストインクリ
メント、またはモティファイなしなら“０”を発生す
る。
第２オペランドをデコードするときは、第１オペランド
でレジスタモディファイがないすなわち保持情報２１の
有効ビットが“０”ならばまた第１オペランドとは異な
るレジスタであったならば前述の第１オペランドと同様
な定数が発生される。第１オペランドがレジスタモディ
ファイがあり保持回路２１の有効ビットが“１”がセッ
トされてからレジスタ１００が同じ場合、第１オペラン
ドでプレディクリメントならＺ＝１Ｘ＝０、ポストイン
クリメントならＺ＝０Ｘ＝１に相当する定数を発生す
る。もちろん第２オペランドでもレジスタモディファイ
の情報は保持回路２２に保持される。
でレジスタモディファイがないすなわち保持情報２１の
有効ビットが“０”ならばまた第１オペランドとは異な
るレジスタであったならば前述の第１オペランドと同様
な定数が発生される。第１オペランドがレジスタモディ
ファイがあり保持回路２１の有効ビットが“１”がセッ
トされてからレジスタ１００が同じ場合、第１オペラン
ドでプレディクリメントならＺ＝１Ｘ＝０、ポストイン
クリメントならＺ＝０Ｘ＝１に相当する定数を発生す
る。もちろん第２オペランドでもレジスタモディファイ
の情報は保持回路２２に保持される。
ここで保持回路２１，２２に保持されている情報は、こ
の命令が命令デコード／アドレス計算部から命令実行部
へ渡されレジスタモディファイが行なわれるまで保持さ
れ、この保持回路の情報によってレジスタがモディファ
イされたとき無効化される。
の命令が命令デコード／アドレス計算部から命令実行部
へ渡されレジスタモディファイが行なわれるまで保持さ
れ、この保持回路の情報によってレジスタがモディファ
イされたとき無効化される。
以上説明したように本発明は、命令デコード／アドレス
計算部で先行して処理しなければならないレジスタモデ
ィファイ処理を、過去にモディファイ指定があり、また
命令実行部で処理されてないものの情報をアドレス情報
保持回路に保持しておき、その保持情報とアドレス計算
に必要なデコード情報とを比較することによって実際の
レジスタ内容をモディファイすることなく補正によって
レジスタモディファイと同様の効果をあげることができ
る。
計算部で先行して処理しなければならないレジスタモデ
ィファイ処理を、過去にモディファイ指定があり、また
命令実行部で処理されてないものの情報をアドレス情報
保持回路に保持しておき、その保持情報とアドレス計算
に必要なデコード情報とを比較することによって実際の
レジスタ内容をモディファイすることなく補正によって
レジスタモディファイと同様の効果をあげることができ
る。
すなわち命令実行部の動作とはある程度独立して命令デ
コード／アドレス計算部でレジスタモディファイ処理が
できることを示している。
コード／アドレス計算部でレジスタモディファイ処理が
できることを示している。
このことはレジスタモディファイ処理によるパイプライ
ンの乱れを小さくし、かつレジスタモディファイに用い
られているレジスタＮＯ．など比較的少ない情報を記憶
するだけですむため、命令デコード／アドレス計算部に
レジスタのコピーをもつより、ハードウェアを少なくす
ることができるという効果がある。
ンの乱れを小さくし、かつレジスタモディファイに用い
られているレジスタＮＯ．など比較的少ない情報を記憶
するだけですむため、命令デコード／アドレス計算部に
レジスタのコピーをもつより、ハードウェアを少なくす
ることができるという効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図の２の保持回路の構成例、第３図は従来技術によ
るレジスタモディファイ制御回路例を示す。 図において、１……デコーダ、２……保持回路、３……
定数発生器、４……制御回路、５……加算器、６……制
御回路、７……インクリメンタ／ディクリメンタ、８…
…レジスタ群、２１，２２……保持回路の構成例、３１
……デコーダ、３２……制御回路、３３……レジスタ
群、３４……インクリメンタ／ディクリメンタを示す。
第１図の２の保持回路の構成例、第３図は従来技術によ
るレジスタモディファイ制御回路例を示す。 図において、１……デコーダ、２……保持回路、３……
定数発生器、４……制御回路、５……加算器、６……制
御回路、７……インクリメンタ／ディクリメンタ、８…
…レジスタ群、２１，２２……保持回路の構成例、３１
……デコーダ、３２……制御回路、３３……レジスタ
群、３４……インクリメンタ／ディクリメンタを示す。
Claims (1)
- 【請求項１】アドレス生成に用いるレジスタの内容が命
令コード中のアドレスフィールドの指定によってモディ
ファイされるアドレス指定方式を持つ情報処理装置にお
いて、 アドレス生成に用いるレジスタと、前記レジスタの内容
を補正するための定数発生器と、前記レジスタの内容と
前記定数発生器から発生する定数とを加算する加算器
と、命令コード中のアドレスフィールドをデコードする
アドレスフィールドデコーダと、オペランド毎に、その
オペランドの所定のアドレス生成情報を記憶しておくア
ドレス情報保持回路とを具備し、オペランドのメモリア
ドレス計算時に、前記アドレス情報保持回路に保持され
た内容と、前記オペランドのための前記アドレスフィー
ルドデコーダより出力されるアドレス生成情報とによっ
て、前記定数発生器中の定数を選択し前記レジスタの内
容を選択された前記定数を用いて前記加算器によって補
正することを特徴とするアドレス生成制御方式。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60288789A JPH0619712B2 (ja) | 1985-12-20 | 1985-12-20 | アドレス生成制御方式 |
| EP86117897A EP0230038B1 (en) | 1985-12-20 | 1986-12-22 | Address generation system |
| US06/944,168 US4775933A (en) | 1985-12-20 | 1986-12-22 | Address generation system |
| DE8686117897T DE3687116T2 (de) | 1985-12-20 | 1986-12-22 | Adressengenerationssystem. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60288789A JPH0619712B2 (ja) | 1985-12-20 | 1985-12-20 | アドレス生成制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62145429A JPS62145429A (ja) | 1987-06-29 |
| JPH0619712B2 true JPH0619712B2 (ja) | 1994-03-16 |
Family
ID=17734740
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60288789A Expired - Fee Related JPH0619712B2 (ja) | 1985-12-20 | 1985-12-20 | アドレス生成制御方式 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4775933A (ja) |
| EP (1) | EP0230038B1 (ja) |
| JP (1) | JPH0619712B2 (ja) |
| DE (1) | DE3687116T2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69130129T2 (de) * | 1990-02-23 | 1999-05-06 | Nec Corp., Tokio/Tokyo | Pipelinemikroprozessor mit Vorberechnung der effektiven Adresse |
| JPH0527970A (ja) * | 1991-07-18 | 1993-02-05 | Seikosha Co Ltd | 演算装置 |
| WO1993009491A1 (en) * | 1991-11-08 | 1993-05-13 | Commonwealth Of Australia | An address generator |
| WO1997031310A1 (en) * | 1996-02-23 | 1997-08-28 | Advanced Micro Devices, Inc. | A microprocessor configured to execute instructions which specify increment of a source operand |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6029126B2 (ja) * | 1977-01-14 | 1985-07-09 | 株式会社日立製作所 | デ−タ処理装置 |
| US4539635A (en) * | 1980-02-11 | 1985-09-03 | At&T Bell Laboratories | Pipelined digital processor arranged for conditional operation |
| JPS5810243A (ja) * | 1981-07-10 | 1983-01-20 | Toshiba Corp | デ−タ処理装置 |
| JPS58189738A (ja) * | 1982-04-30 | 1983-11-05 | Hitachi Ltd | デ−タ処理システム |
| US4731736A (en) * | 1983-04-18 | 1988-03-15 | Motorola, Inc. | Method and apparatus for coordinating execution of an instruction by a selected coprocessor |
| AU553416B2 (en) * | 1984-02-24 | 1986-07-17 | Fujitsu Limited | Pipeline processing |
-
1985
- 1985-12-20 JP JP60288789A patent/JPH0619712B2/ja not_active Expired - Fee Related
-
1986
- 1986-12-22 EP EP86117897A patent/EP0230038B1/en not_active Expired
- 1986-12-22 US US06/944,168 patent/US4775933A/en not_active Expired - Lifetime
- 1986-12-22 DE DE8686117897T patent/DE3687116T2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0230038B1 (en) | 1992-11-11 |
| DE3687116T2 (de) | 1993-03-25 |
| DE3687116D1 (de) | 1992-12-17 |
| US4775933A (en) | 1988-10-04 |
| EP0230038A3 (en) | 1989-08-16 |
| EP0230038A2 (en) | 1987-07-29 |
| JPS62145429A (ja) | 1987-06-29 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |